一种半桥功率半导体模块的制作方法

本发明涉及电力电子技术领域，特别是涉及一种半桥功率半导体模块。

背景技术：

随着科学技术的发展，电力电子技术取得了很多的成就。其中，功率模块是电力电子中常用的组件。

功率模块为变流器的核心部件，广泛应用于轨道交通和工业变频等领域。目前，内部为半桥电路的功率模块主要集中在低压中小功率段，针对高压大功率半导体模块主要采用单管布局的方案。目前的功率模块尤其是在高压大功率应用方面还有许多缺点，主要表现如下：由于其采用单管设计，功率密度不高；内部芯片到外部功率端子的连接主要还是采用传统的铜排，使其低感性较差；多芯片均流性较差或采用模块外部布置低感母排的电感均流方式，均流性难以控制。

因此，如何提高功率模块的低感性和均流性，是本领域技术人员目前需要解决的技术问题。

技术实现要素：

本发明的目的是提供一种半桥功率半导体模块，可以提高功率模块的低感性和均流性。

为解决上述技术问题，本发明提供了如下技术方案：

一种半桥功率半导体模块，包括：

位于底层的半导体芯片组；

位于顶层的低感复合母排，所述低感复合母排的两侧分别延伸设置有交流接口和正负层接口，所述低感复合母排包括叠层设置的负层母排、正层母排和交流层母排；

位于中间层相互并联的若干汇流母排组，其中，各所述汇流母排组的底端和所述半导体芯片组中的相应半导体芯片连接，各所述汇流母排组的顶部汇流端和所述低感复合母排的对应母排连接。

优选地，各所述汇流母排组均包括：

正汇流母排，所述正汇流母排的底端引脚和所述半导体芯片组中的对应上管芯片的集电极连接，所述正汇流母排的顶部汇流端和所述正层母排连接；

负汇流母排，所述负汇流母排的底端引脚和所述半导体芯片组中的对应下管芯片的发射极连接，所述负汇流母排的顶部汇流端和所述负层母排连接；

交流汇流母排，所述交流汇流母排的底端引脚和所述半导体芯片组中的对应上管芯片和下管芯片的公共极连接，所述交流汇流母排的顶部汇流端和所述交流层母排连接。

优选地，各所述汇流母排组中的正汇流母排、负汇流母排和交流汇流母排相互平行，且相邻的两个汇流母排之间设有绝缘部。

优选地，所述汇流母排组的底端的各管脚为两层折弯管脚。

优选地，所述低感复合母排上设有预设数目的接口孔，所述汇流母排组的顶部的各汇流端设有和对应的接口孔配合插接的汇流端凸起。

优选地，在所述正汇流母排的相邻两个引脚之间的预设位置设置有一个延伸方向背离各所述引脚的所述汇流端凸起。

优选地，在所述负汇流母排的相邻两个引脚之间的预设位置设置有一个延伸方向背离各所述引脚的所述汇流端凸起。

优选地，在所述交流汇流母排的相邻两个引脚之间的预设位置设置有一个延伸方向背离各所述引脚的所述汇流端凸起。

优选地，所述低感复合母排上设有若干用于在所述负层母排、正层母排和交流层母排之间灌封绝缘层的通孔。

与现有技术相比，上述技术方案具有以下优点：

本发明实施例所提供的一种半桥功率半导体模块，包括：位于底层的半导体芯片组；位于顶层的低感复合母排，低感复合母排的两侧分别延伸设置有交流接口和正负层接口，低感复合母排包括叠层设置的负层母排、正层母排和交流层母排；位于中间层相互并联的若干汇流母排组，其中，各汇流母排组的底端和半导体芯片组中的相应半导体芯片连接，各汇流母排组的顶部汇流端和低感复合母排的对应母排连接。在本技术方案中，将功率模块分为了三层，自下至上分别为半导体芯片组、汇流母排组和低感复合母排，其中，半导体芯片组为功率模块的主功能部分，低感复合母排的交流接口和正负层接口作为功率模块的主电路外部接口，汇流母排组实现低感复合母排和半导体芯片组的导电连接，构成了整个导电输入输出回路，该回路兼顾了汇流母排组以及半导体芯片组的各芯片之间的均流性，寄生电感大大减少，提高了功率模块的低感性和均流性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一种具体实施方式所提供的半桥功率半导体模块结构示意图；

图2为本发明一种具体实施方式所提供的半桥功率半导体模块的低感复合母排结构示意图；

图3为本发明一种具体实施方式所提供的半桥功率半导体模块中功率互联的主电路示意图；

图4为本发明一种具体实施方式所提供的半桥功率半导体模块的汇流母排组结构示意图。

具体实施方式

本发明的核心是提供一种半桥功率半导体模块，可以提高功率模块的低感性和均流性。

为了使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。

请参考图1和图2，图1为本发明一种具体实施方式所提供的半桥功率半导体模块结构示意图；图2为本发明一种具体实施方式所提供的半桥功率半导体模块的低感复合母排结构示意图。

本发明的一种具体实施方式提供了一种半桥功率半导体模块，包括：位于底层的半导体芯片组1；位于顶层的低感复合母排2，低感复合母排2的两侧分别延伸设置有交流接口2a和正负层接口2b，交流接口2a和正负层接口2b作为半桥功率半导体模块的主电路外部接口，低感复合母排2包括叠层设置的负层母排21、正层母排22和交流层母排23；位于中间层相互并联的若干汇流母排组3，其中，各汇流母排组3的底端和半导体芯片组1中的相应半导体芯片连接，各汇流母排组3的顶部汇流端和低感复合母排2的对应母排连接。

在本实施方式中，如图1所示，该半桥功率半导体模块为一种功率模块，在本实施方式中采用低感互联以及均流设计，自底而上分为三层：半导体芯片组1、汇流母排组3和低感复合母排2。其中，半导体芯片组1包括若干半导体芯片，半导体芯片组1为功率模块的功能部分。在同一个半导体芯片中包括一个上管芯片和一个下管芯片。

在本实施方式中，低感复合母排即复合母排，也称作低感母排。其位于半导体芯片组的上方区域，如图2所示，其包括了三层导电母排：直流正层母排22、直流负层母排21和交流层母排23。在本实施方式中，三层导电母排从外侧到半导体芯片方向上的排布分别为：交流层母排23、负层母排21和正层母排22，三层导电母排叠层布置，相互之间通过绝缘层24隔离，其中，优选低感复合母排上设有若干用于在负层母排21、正层母排22和交流层母排23之间灌封绝缘层的通孔，可以通过各通孔将绝缘材料灌封在三层导电母排之间的空隙中形成绝缘层。

需要说明的是，在本实施方式中，只是优选上述三层导电母排的排列方式，对三层导电母排的上下结构关系并不限定，具体视情况而定。

在本实施方式中，将功率模块分为了三层，自下至上分别为半导体芯片组、汇流母排组和低感复合母排，其中，半导体芯片组为功率模块的主功能部分，低感复合母排的交流接口和正负层接口作为功率模块的主电路外部接口，汇流母排组实现低感复合母排和半导体芯片组的导电连接，构成了整个导电输入输出回路，该回路兼顾了汇流母排组以及半导体芯片组的各芯片之间的均流性，寄生电感大大减少，提高了功率模块的低感性和均流性。

请参考图3和图4，图3为本发明一种具体实施方式所提供的半桥功率半导体模块中功率互联的主电路示意图；图4为本发明一种具体实施方式所提供的半桥功率半导体模块的汇流母排组结构示意图。

进一步地，各汇流母排组3均包括：正汇流母排31，正汇流母排31的底端引脚和半导体芯片组1中的对应上管芯片的集电极连接，正汇流母排31的顶部汇流端和正层母排连接；负汇流母排32，负汇流母排32的底端引脚和半导体芯片组1中的对应下管芯片的发射极连接，负汇流母排32的顶部汇流端和负层母排连接；交流汇流母排33，交流汇流母排33的底端引脚和半导体芯片组1中的对应上管芯片和下管芯片的公共极连接，交流汇流母排33的顶部汇流端和交流层母排连接。

在本实施方式中，如图3所示，图3为本实施方式所提供的半桥功率半导体模块内多芯片功率互联的主电路图，其中，c1表示该模块中上管芯片101的集电极，e2表示下管芯片102的发射极，e1/c2表示同一个半导体芯片中的上管芯片101和下管芯片102的公共极。

优选地，各汇流母排组中的正汇流母排、负汇流母排和交流汇流母排相互平行，且相邻的两个汇流母排之间设有绝缘部。汇流母排组的底端的各管脚为两层折弯管脚。低感复合母排上设有预设数目的接口孔，汇流母排组的顶部的各汇流端设有和对应的接口孔配合插接的汇流端凸起。在正汇流母排的相邻两个引脚之间的预设位置设置有一个延伸方向背离各引脚的汇流端凸起。在负汇流母排的相邻两个引脚之间的预设位置设置有一个延伸方向背离各引脚的汇流端凸起。在交流汇流母排的相邻两个引脚之间的预设位置设置有一个延伸方向背离各引脚的汇流端凸起。

在本实施方式中，汇流母排组有若干组，均位于低感复合母排的下方，各组汇流母排组之间为并联关系，以实现低感复合母排与半导体芯片组之间的功率电路导电连接功能。单个汇流母排组内部包括正汇流母排、负汇流母排和交流汇流母排，分别完成组内芯片的导电连接以及汇流功能。同组芯片上的上述三种汇流母排平行紧靠布置，中间间隙填充绝缘材料绝缘构成上述的绝缘部。

如图4所示，正汇流母排31，底端引脚31a用于连接到各个上管芯片的集电极c1，顶部汇流端31b(即汇流端凸起)与低感复合母排2的接口孔里面的正层母排22连接；正汇流母排31的底端引脚31a，设计成两层折弯形式，有利于母排内部应力的卸放；底端引脚31a的数量，与同组内半导体芯片的数量相同，本实施例中为3个，但不局限于本实施例，也可以根据实际情况是其他数量，顶部汇流端31b为向上直插的形式，每两个底端引脚31a中间的空段设计一个顶部汇流端31b。由于芯片布局的位置不同，靠近中心区域的芯片，其内部温度相对较高，该芯片内部通过的电流相应较小，对应的底端引脚31a通过的电流较小，顶部汇流端31b的位置相应远离上述底端引脚31a，位置设计在两个底端引脚31a之间中点偏移温度低的芯片一侧。且顶部汇流端的位置根据对应的半导体芯片位置进行排布，设计合理的均流位置。

相应地，负汇流母排32，底端引脚32a连接到各个下管芯片的发射极e2，顶部汇流端32b与低感复合母排2的接口孔里面的负层母排21连接；负汇流母排32的底端引脚32a，设计成两层折弯形式，有利于母排内部应力的卸放；底端引脚32a的数量，与同组内半导体芯片的数量相同，本实施例中为3个，但不局限于本实施例，也可以是其他数量。顶部汇流端32b为向上直插的形式，每两个底端引脚32a中间的空段设计一个顶部汇流端32b；由于芯片布局的位置不同，靠近中心区域的芯片，其内部温度相对较高，该芯片内部通过的电流相应较小，对应的底端引脚32a通过的电流较小，顶部汇流端32b的位置相应远离上述底端引脚32a，位置设计在两个底端引脚32a之间中点偏移温度低的芯片一侧。且顶部汇流端的位置根据对应的半导体芯片位置进行排布，设计合理的均流位置。

相应的，交流汇流母排33，底端引脚33a连接到半导体的各个上下管芯片的公共极e1/c2，顶部汇流端33b与低感复合母排2的接口孔里面的交流层母排23连接；交流汇流母排33的底端引脚33a，设计成两层折弯形式，有利于母排内部应力的卸放。底端引脚33a的数量，与同组内半导体芯片的数量相同，本实施例中为3个，但不局限于本实施例，也可以是其他数量；顶部汇流端33b为向上直插的形式，每两个底端引脚33a中间的空段设计一个顶部汇流端33b；由于芯片布局的位置不同，靠近中心区域的芯片，其内部温度相对较高，该芯片内部通过的电流相应较小，对应的底端引脚33a通过的电流较小，顶部汇流端33b的位置相应远离上述底端引脚33a，位置设计在两个底端引脚5a之间中点偏移温度低的芯片一侧。且顶部汇流端的位置根据对应的半导体芯片位置进行排布，设计合理的均流位置。

其中，顶层的低感复合母排由完全平行的3层正负及交流导电铜板组成，层之间的间距非常小，每层内电流流动产生的电磁场能相互抵消，从而减小了电路中的杂散电感；同理，汇流母排组中的3种汇流母排也是平行并紧贴着布置，可以减小电路的杂散电感。

通过对汇流母排顶部31b，32b，33b凸起位置的调整，可以使汇流排底部引脚不同大小的电流能流过不同长短的电路路径，大电流路径短，小电流路径长，从而调节平衡汇流母排的电流密度和发热量，达到均流效果；同时31b，32b，33b凸起设计了多个数量，而不是单一的向上汇流，分散和提高了通过电流的能力，也体现了均流性。

需要说明的是，低感复合母排和各汇流母排组之间可通过引脚焊接、铆接、插接或螺栓连接的形式实现，也可以一体加工，具体视情况而定。

综上所述，本发明所提供的半桥功率半导体模块，将功率模块分为了三层，自下至上分别为半导体芯片组、汇流母排组和低感复合母排，其中，半导体芯片组为功率模块的主功能部分，低感复合母排的交流接口和正负层接口作为功率模块的主电路外部接口，汇流母排组实现低感复合母排和半导体芯片组的导电连接，构成了整个导电输入输出回路，该回路兼顾了汇流母排组以及半导体芯片组的各芯片之间的均流性，回路尽量重叠，寄生电感大大减少，提高了功率模块的低感性和均流性。

以上对本发明所提供一种半桥功率半导体模块进行了详细介绍。本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。