测试接口板组件及其制造方法与流程

本发明涉及一种测试接口板组件及其制造方法，特别是涉及一种应用于集成电路集成电路上的测试接口板组件以及测试接口板组件的制造方法。

背景技术：

首先，现有技术制作芯片测试用的转接接口板的方式都是采用扇入(fan-in)/扇出(fan-out)同时制作，或者是以扇入(fan-in)的方式进行制作。例如，台湾专利公告第m455979号，名称为“微小间距测试载板结构”的专利中，是采用扇入/扇出同时制作，或者是以扇入的方式进行制作，而形成一测试接口板结构。

然而，由于测试接口板结构是以多层叠合的方式而形成，每一层结构的制作过程中多少有些误差，因此，在形成至最顶层的接触垫(用于与探针或芯片接脚相接的导电体)时，其误差最大。借此，通过此种制作方式所形成的测试接口板结构，较不易于实现微小间距(finepitch)或超微间距(ultra-finepitch)的结构。

再者，通过扇入制程所形成的细线路(fineline)，也容易遇到可靠度的问题，也就是说，可能因细线路的线宽较窄，而导致细线路与介电层的结合效果不彰。

技术实现要素：

本发明所要解决的技术问题在于，针对现有技术的不足提供一种能提高细线路可靠度且提升电连接性品质的测试接口板组件及其制造方法。

为了解决上述的技术问题，本发明所采用的其中一技术方案是，提供一种测试接口板组件的制造方法，其包括：提供一基底，所述基底具有一表面；形成一第一线路层于所述基底的所述表面上；形成一介电层以覆盖所述第一线路层与所述基底的所述表面；形成一第一导电结构以电性连接于所述第一线路层；形成一扩增层以覆盖所述介电层与所述第一导电结构，使得所述第一导电结构位于所述介电层与所述扩增层之间；形成一第二导电结构以电性连接于所述第一导电结构；形成一防焊层于所述扩增层上，且所述防焊层覆盖所述第二导电结构；形成一第二线路层于所述防焊层上，且所述第二线路层电性连接于所述第二导电结构；以及移除其中一部分的所述基底，以裸露所述第一线路层的一裸露表面。

更进一步地，在形成所述第一导电结构的步骤中包括：形成一第一导电部于所述介电层之中，且所述第一导电结构的所述第一导电部电性连接于所述第一线路层；以及形成一第二导电部于所述介电层上，且所述第一导电结构的所述第二导电部电性连接于所述第一导电结构的所述第一导电部。

更进一步地，在形成所述第二导电结构的步骤中包括：形成一第一导电部于所述扩增层之中，且所述第二导电结构的所述第一导电部电性连接于所述第一导电结构的所述第二导电部；以及形成一第二导电部于所述扩增层上，且所述第二导电结构的所述第二导电部电性连接于所述第二导电结构的所述第一导电部。

更进一步地，在移除其中一部分的所述基底的步骤后，还进一步包括：设置一芯片单元以电性连接于所述第一线路层的所述裸露表面，且所述芯片单元位于另外一部分的所述基底所围绕的一容置空间中；以及设置一封装单元于另外一部分的所述基底上，以封闭所述容置空间。

本发明所采用的另外一技术方案是，提供一种测试接口板组件的制造方法，其包括：提供一基底，所述基底具有一表面；形成一第一线路层于所述基底的所述表面上；形成一介电层以覆盖所述第一线路层与所述基底的所述表面；形成一电性连接于所述第一线路层的导电结构以及一位于所述介电层与所述导电结构之间的扩增层；形成一第二线路层于所述扩增层上，且所述第二线路层通过所述导电结构而电性连接于所述第一线路层；以及移除其中一部分的所述基底，以裸露所述第一线路层的一裸露表面。

更进一步地，在形成所述导电结构以及所述扩增层的步骤中，还进一步包括：形成一防焊层于所述扩增层上。

本发明所采用的再一技术方案是，提供一种测试接口板组件，其包括一介电层、一第一线路层、一第一导电结构、一扩增层、一第二导电结构以及一第二线路层。所述介电层具有一第一表面以及一相对于所述第一表面的第二表面。所述第一线路层嵌设于所述介电层之中，其中，所述第一线路层具有一裸露表面，所述第一线路层的所述裸露表面低于或齐平于所述介电层的所述第一表面。所述第一导电结构电性连接于所述第一线路层。所述扩增层设置于所述介电层的所述第二表面。所述第二导电结构电性连接于所述第一导电结构。所述第二线路层通过所述第二导电结构以及所述第一导电结构而电性连接于所述第一线路层。

更进一步地，所述第一导电结构包括一设置于所述介电层之中且电性连接于所述第一线路层的第一导电部以及一设置于所述介电层上且电性连接于所述第一导电结构的所述第一导电部的第二导电部。

更进一步地，所述第二导电结构包括一设置于所述扩增层之中且电性连接于所述第一导电结构的所述第二导电部的第一导电部以及一设置于所述扩增层上且电性连接于所述第二导电结构的所述第一导电部的第二导电部。

更进一步地，所述测试接口板组件还进一步包括：一基底，所述基底设置于所述介电层的所述第一表面上，且裸露所述第一线路层的所述裸露表面。

更进一步地，所述基底能围绕出一容置空间，一芯片单元设置于所述容置空间中且一封装单元封闭所述容置空间，其中，所述芯片单元电性连接于所述第一线路层的所述裸露表面，以形成一封装组件。

更进一步地，所述测试接口板组件还进一步包括：一防焊层，所述防焊层设置于所述扩增层上，且所述第二线路层设置于所述防焊层上。

本发明所采用的又一技术方案是，提供一种测试接口板组件，其包括一介电层、一第一线路层、一扩增层、一导电结构以及一第二线路层。所述介电层具有一第一表面以及一相对于所述第一表面的第二表面。所述第一线路层嵌设于所述介电层之中，其中，所述第一线路层具有一裸露表面，所述第一线路层的所述裸露表面低于或齐平于所述介电层的所述第一表面。所述扩增层设置于所述介电层的所述第二表面。所述导电结构设置于所述介电层与所述扩增层之间，且所述导电结构电性连接于所述第一线路层。所述第二线路层通过所述导电结构而电性连接于所述第一线路层。

更进一步地，所述测试接口板组件还进一步包括：一基底，所述基底设置于所述介电层的所述第一表面上，且裸露所述第一线路层的所述裸露表面。

本发明的其中一有益效果在于，本发明实施例所提供的测试接口板组件及其制造方法，其能利用“所述第一线路层嵌设于所述介电层之中”的技术方案，以提高第一线路层的可靠度。同时，本发明也能利用先“形成一第一线路层于所述基底的所述表面上”之后，再“移除其中一部分的所述基底，以裸露所述第一线路层的一裸露表面”的技术方案，而能提升电连接性品质以及提升微小间距的精确性。

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而所提供的附图仅用于提供参考与说明，并非用来对本发明加以限制。

附图说明

图1为本发明第一实施例的测试接口板组件的侧视剖面示意图。

图2为本发明第一实施例的测试接口板组件的使用状态示意图。

图3为本发明第二实施例的测试接口板组件所形成的封装组件。

图4a为本发明第三实施例的测试接口板组件的制造方法的其中一流程示意图。

图4b为步骤s108中的流程示意图。

图4c为步骤s112中的流程示意图。

图5为本发明第三实施例的测试接口板组件的制造过程的步骤s102的示意图。

图6为本发明第三实施例的测试接口板组件的制造过程的步骤s104的示意图。

图7为本发明第三实施例的测试接口板组件的制造过程的步骤s106的示意图。

图8为本发明第三实施例的测试接口板组件的制造过程的步骤s108的示意图。

图9为本发明第三实施例的测试接口板组件的制造过程的步骤s110的示意图。

图10为本发明第三实施例的测试接口板组件的制造过程的步骤s112的示意图。

图11为本发明第三实施例的测试接口板组件的制造过程的步骤s114的示意图。

图12为本发明第三实施例的测试接口板组件的制造过程的步骤s116的示意图。

图13为本发明第三实施例的测试接口板组件所形成的封装组件的制造方法的另外一流程示意图。

图14为本发明第四实施例的测试接口板组件的制造方法的流程示意图。

具体实施方式

以下是通过特定的具体实例来说明本发明所公开有关“测试接口板组件及其制造方法”的实施方式，本领域技术人员可由本说明书所公开的内容了解本发明的优点与效果。本发明可通过其他不同的具体实施例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不背离本发明的构思下进行各种修饰与变更。另外，本发明的附图仅为简单示意说明，并非依实际尺寸的描绘，予以声明。以下的实施方式将进一步详细说明本发明的相关技术内容，但所公开的内容并非用以限制本发明的技术范围。

应理解，虽然本文中可能使用术语第一、第二、第三等来描述各种元件或信号等，但这些元件或信号不应受这些术语限制。这些术语乃用以区分一元件与另一元件，或者一信号与另一信号。另外，如本文中所使用，术语“或”视实际情况可能包括相关联的列出项目中的任一个或者多个的所有组合。

第一实施例

首先，请参阅图1所示，图1为测试接口板组件u的侧视剖面示意图。本发明提供一种测试接口板组件u，以作为芯片测试用的转接接口板或空间转换器。须说明的是，以下第一实施例将先介绍测试接口板组件u的整体结构，测试接口板组件u的制造方法于第二实施例再行说明。以下将分别说明本发明实施例测试接口板组件u中各个元件的具体构造，而后再适时说明测试接口板组件u中各个元件之间的连接关系。

承上述，请复参阅图1所示，测试接口板组件u包括一介电层2、一第一线路层3(或可称细线路)、一第一导电结构5a、一扩增层4、一第二导电结构5b以及一第二线路层7。介电层2可具有一第一表面21以及一相对于第一表面21的第二表面22。第一线路层3可嵌设(或可称嵌埋)于介电层2之中，也就是说，第一线路层3的设置位置相对于介电层2为一埋入式(或可称内埋式)的线路。借此，能增加第一线路层3与介电层2之间的结合性，以提升线路的可靠度。

承上述，请复参阅图1所示，第一线路层3具有一裸露表面31，第一线路层3的裸露表面31可低于或齐平于介电层2的第一表面21，也就是说，第一线路层3的裸露表面31可低于介电层2的第一表面21或者是第一线路层3的裸露表面31与介电层2的第一表面21齐平，本发明不以此为限。优选地，以本发明实施例而言，第一线路层3的裸露表面31可与介电层2的第一表面21齐平。

承上述，请复参阅图1所示，第一导电结构5a可电性连接于第一线路层3，以本发明实施例而言，第一导电结构5a可包括设置于介电层2之中且电性连接于第一线路层3的一第一导电部51a以及设置于介电层2上且电性连接于第一导电结构5a的第一导电部51a的一第二导电部52a。举例来说，第一导电结构5a的第一导电部51a可以为一导电孔，即，填充有导电镀层或导电物质的孔洞，而第一导电结构5a的第二导电部52a可以为一线路导体，然本发明不以此为限。

承上述，请复参阅图1所示，扩增层4可设置于介电层2的第二表面22上，且覆盖第一导电结构5a的第二导电部52a。举例来说，扩增层4也可以为一具有介电效果的介电层。接着，第二导电结构5b可电性连接于第一导电结构5a。以本发明实施例而言，第二导电结构5b可包括设置于扩增层4之中且电性连接于第一导电结构5a的第二导电部52a的一第一导电部51b以及设置于扩增层4上且电性连接于第二导电结构5b的第一导电部51b的第二导电部52b。举例来说，第二导电结构5b的第一导电部51b可以为一导电孔，而第二导电结构5b的第二导电部52b可以为一线路导体，然本发明不以此为限。

进一步来说，请复参阅图1所示，测试接口板组件u还进一步包括一防焊层6(或可称隔焊层)，防焊层6可设置于扩增层4上，且第二线路层7可设置于防焊层6上。另外，以本发明实施例而言，防焊层6可覆盖在而第二导电结构5b的第二导电部52b上。再者，举例来说，第二线路层7可为一焊接材料(例如但不限于锡球)或金属凸块，以使得第二线路层7按序通过第二导电结构5b以及第一导电结构5a而电性连接于第一线路层3。然而，须说明的是，在其他实施方式中，也可以不设置有防焊层6，而使得第二导电结构5b的第二导电部52b直接作为第二线路层7，以作为与电路板电性连接的导电垫。

接着，请复参阅图1所示，测试接口板组件u还可进一步包括一基底1，基底1可设置于介电层2的第一表面21上，且裸露第一线路层3的裸露表面31。举例来说，基底1可以为一硬质材料(或可称刚性材料)，例如玻璃、金属或陶瓷或高分子聚合物等，然本发明不以此为限。也就是说，基底1可以为一具有一定刚性或挺性程度的材质。

进一步来说，请一并参阅图2所示，图2为为测试接口板组件u的使用状态示意图。测试接口板组件u的第一线路层3为一间距较小以用于与一探针组件t的一探针t2连接的导电接点，而第二线路层7为一间距较大以用于与一印刷电路板电性连接的导电接点。借此，可以将晶圆上小间距配置的金属垫转换至大间距配置的印刷电路板上。同时，通过基底1的设置，探针组件t的承载件t1还能抵靠在基底1上，以供探针组件t固定，而有助于探针t2水平位置的控制。

另外，请复参阅图1所示，须特别说明的是，在其他实施方式中，可依据需求而调整扩增层4、第一导电结构5a以及第二导电结构的数量与配置位置。进一步来说，使用者可依据需求而调整设置于介电层2与扩增层4之间的导电结构5的配置位置以及层数，同时，导电结构5可电性连接于第一线路层3，以使得第二线路层7通过导电结构5而电性连接于第一线路层3。换句话说，导电结构5的数量可以为一层，或是如图1所示的由第一导电结构5a及第二导电结构5b所组层，又或者是三层以上的结构，本发明不以导电结构5以及扩增层4的数量为限。

第二实施例

首先，请参阅图3所示，图3为测试接口板组件u所形成的封装组件p。由图3与图1的比较可知，第二实施例与第一实施例最大的差别在于，可进一步地直接在基底1所围绕出的容置空间s中，将一芯片单元c设置于容置空间s中，且通过一封装单元9封闭容置空间s，以形成一封装组件p。

接着，请复参阅图3所示，详细来说，芯片单元c的接脚(图中未标号)可电性连接于第一线路层3的裸露表面31，且封装单元9可通过一粘着层8而设置于基底1上，借此，通过上述架构，可直接形成一封装组件p。换句话说，进一步于测试接口板组件u上设置一封装单元9，可形成一用于封装芯片单元c的封装载板。另外，虽然图3是以覆晶技术(flip-chip)设置芯片单元c，但是，在其他实施方式中也能利用打线技术(wirebonding)的方式设置芯片单元c。

第三实施例

首先，请参阅图4a至图12所示，图4a为测试接口板组件u的制造方法的其中一流程示意图，图5至图12为测试接口板组件的制造过程的示意图。详细来说，请参阅图4a至图6所示，并配合步骤s102所示：提供一基底1，基底1具有一表面11。举例来说，基底1可以为一硬质材料，例如玻璃、金属或陶瓷或高分子聚合物等，然本发明不以此为限。接着，如步骤s104所示：形成一第一线路层3于基底1的表面11上。举例来说，第一线路层3可通过印刷(printing)、溅镀(sputteredcoating)、蒸镀(deposition)、电镀(electroplating)或化学气相沉积(chemicalvapordeposition)等方式形成，然本发明不以此为限。借此，由于第一线路层3是先设置在一硬质材料上，因此，能以硬质材料的一平整表面11作为基础，而使得后续步骤中所产生的第一线路层3的裸露表面31为一良好的接触测试垫平面。

接着，请参阅图7所示，并配合步骤s106所示：形成一介电层2以覆盖第一线路层3与基底1的表面11。再来，请参阅图8所示，并配合步骤s108所示：形成一第一导电结构5a以电性连接于第一线路层3。详细来说，介电层2及第一导电结构5a为一通过增层法(build-up)所形成的增层结构，介电层2可由一介电材料所组成，且介电层2可利用热压合、涂布、溅镀、蒸镀或沉积等方式形成于基底1上，然本发明不以此为限。

接着，请参阅图4b并一并配合图7及图8所示，在形成所述第一导电结构5a的步骤中可先进行如步骤s1081所示：形成一第一导电部51a于介电层2之中，且第一导电结构5a的第一导电部51a电性连接于第一线路层3。再来，接着进行步骤s1082所示：形成一第二导电部52a于介电层2上，且第一导电结构5a的第二导电部52a电性连接于第一导电结构5a的第一导电部51a。举例来说，可先利用光刻(微影)、钻孔等方式在介电层2上形成一孔洞，再进一步于孔洞中填充第一导电部51a。接着，可再利用印刷、溅镀、蒸镀、电镀或沉积等方式形成电性连接于第一导电结构5a的第一导电部51a的第二导电部52a。

接着，请参阅图9所示，并配合步骤s110所示：形成一扩增层4以覆盖介电层2与第一导电结构5a，使得第一导电结构5a位于介电层2与扩增层4之间。接着，请参阅图10所示，并配合步骤s112所示：形成一第二导电结构5b以电性连接于第一导电结构5a。详细来说，扩增层4及第二导电结构5b为一通过增层法所形成的增层结构，举例而言，扩增层4可由一介电材料所组成，且扩增层4可利用热压合、涂布、溅镀、蒸镀或沉积等方式形成，然本发明不以此为限。

接着，请参阅图4c并一并配合图9及图10所示，在形成所述第二导电结构5b的步骤中可先进行如步骤s1121所示：形成一第一导电部51b于扩增层4之中，且第二导电结构5b的第一导电部51b电性连接于第一导电结构5a的第二导电部52a。再来，接着进行步骤s1122所示：形成一第二导电部52b于扩增层4上，且第二导电结构5b的第二导电部52b电性连接于第二导电结构5b的第一导电部51b。举例来说，可先利用光刻(微影)、钻孔等方式在扩增层4上形成一孔洞，再进一步于孔洞中填充第一导电部51b。接着，可再利用印刷、溅镀、蒸镀、电镀或沉积等方式形成电性连接于第二导电结构5b的第一导电部51b的第二导电部52b。须说明的是，在其他实施方式中，当可以依据需求而调整第一导电结构5a以及第二导电结构5b的位置及数量，且也能调整扩增层4的层数，本发明不已此为限制。

接着，请参阅图11所示，并配合步骤s114所示：形成一防焊层6于扩增层4上，且防焊层6覆盖第二导电结构5b。举例来说，防焊层6可为一高分子聚合物层，可用环氧树脂、聚酰亚胺(pi)或类似的物质来形成，然本发明不以此为限。再来，请参阅图12所示，并配合步骤s116所示：形成一第二线路层7于防焊层6上，且第二线路层7电性连接于第二导电结构5b。举例来说，第二线路层7可由多个锡球所组成，且第二线路层7可通过第二导电结构5b及第一导电结构5a而电性连接于第一线路层3。

接着，请复参阅图1所示，图1为测试接口板组件u的制造过程的步骤s118的示意图。如步骤s118所示：移除其中一部分的基底1，以裸露第一线路层3的一裸露表面31。举例来说，可利用蚀刻或研磨去除其中一部分的基底1或去除全部的基底1，以裸露第一线路层3的一裸露表面31。然而，以本发明实施例而言，优选可仅移除其中一部分的基底1。借此，通过上述步骤后可形成一测试接口板组件u。

进一步来说，请复参阅图4a至图4c及图13所示，图13为测试接口板组件u的制造方法的另外一流程示意图。如步骤s202：形成一第一线路层3于一基底1的一表面11上；如步骤s204所示：形成一介电层2以覆盖第一线路层3与基底1的表面11。接着，如步骤s206所示：形成一电性连接于第一线路层3的导电结构5以及一位于介电层2与导电结构5之间的扩增层4。再来，如步骤s208所示：形成一第二线路层7于扩增层4上，且第二线路层7通过导电结构5而电性连接于第一线路层3。最后，如步骤s210所示：移除其中一部分的基底1，以裸露第一线路层3的一裸露表面31。须说明的是，步骤s202、s204、s208以及s210的实施方式如同前述，在此容不再赘述。另外，如步骤s206，使用者可依据需求而调整导电结构5以及扩增层4的层数。也就是说，可依据需求而通过增层法形成导电结构5以及扩增层4。

第四实施例

首先，请参阅图14所示，并一并配合图3及图4a所示，在进行完步骤s118之后，还能再进行步骤s320及s322，以形成一封装组件p。详细来说，如步骤s320所示：设置一芯片单元c以电性连接于第一线路层3的裸露表面31，且芯片单元c位于另外一部分的基底1所围绕的一容置空间s中。须说明的是，另外一部分的基底1为移除其中一部分的基底1后所剩余下来的基底1。另外，举例来说，芯片单元c可以为一影像感测器(complementarymetal-oxidesemiconductor，cmos)，且芯片单元c的接脚可电性连接于第一线路层3的裸露表面31，然本发明不以此为限。换句话说，可依据需求而设置其他功能的芯片单元c。进一步来说，在其他实施方式中，也可以应用于微机电封装(memspackaging)。

接着，请复参阅图3及图14所示，如步骤s322所示：设置一封装单元9于另外一部分的基底1上，以封闭容置空间s。举例来说，封装单元9可以为一盖体，且封装单元9可通过一粘着层8而设置于另外一部分的基底1上。借此，以形成一封装组件p。进一步来说，由于基底1是在步骤s102中所形成的，因此，可避免在后续步骤中再形成一基底1及封装单元9所导致的溢胶问题产生。同时，还能有助于降低封装制程的成本。借此，所形成的封装组件p可直接设置于一电路板(图中未示出)上。值得说明的是，在设置一封装单元9于另外一部分的基底1上，以封闭容置空间s的步骤前，还可进一步包括：设置一封装胶体(图中未示出)于容置空间s中，以包覆芯片单元c。举例来说，封装胶体可以为一环氧树脂(epoxy)，然本发明不以此为限。

实施例的有益效果

本发明的其中一有益效果可以在于，本发明实施例所提供的测试接口板组件及其制造方法，其能利用“第一线路层3嵌设于介电层2之中”的技术方案，而能提高第一线路层3的可靠度。

另外，本发明也能利用先“形成一第一线路层3于基底1的11表面上”之后，再“移除其中一部分的基底1，以裸露第一线路层3的一裸露表面31”的技术方案，而能提升电连接性品质及提升微小间距的精确性。同时，相较于现有技术制作微小间距的制程，本制程能更简化，并提升整体测试接口板组件u的良率。

此外，也由于本发明是以扇出方式先形成尺寸精密度需求最高的第一线路层3，因此，相较于现有技术采用扇入方式所形成的接触测试垫，本发明能得到一完整的平面，进而产生良好的接触测试垫平面。

再者，由于第一线路层3是嵌设于介电层2之中且由介电层2包覆，而形成的一埋入式结构，因此，可提升第一线路层3的可靠度，而使得第一线路层3不易受损。同时，由于是采用扇出方式形成测试接口板组件u，因此，可免去现有技术因核心基材设置的缘故所导致的整体厚度过大的问题。借此，由于厚度降低，进而能缩短传输路径，进而解决高电感的问题，并且能有助于特性阻抗控制及电源完整性的控制。

进一步来说，“移除其中一部分的基底1，以裸露第一线路层3的一裸露表面31”后，可再利用另外一部分设置于介电层2上的基底1，以作为提供后续组装探针组件t的基础及定位，有助于探针t2水平位置的控制。

以上所公开的内容仅为本发明的优选可行实施例，并非因此局限本发明的权利要求书的保护范围，所以凡是运用本发明说明书及附图内容所做的等效技术变化，均包含于本发明的权利要求书的保护范围内。