半导体存储装置的制作方法与流程

本发明涉及一种半导体存储装置的制作方法，尤指一种具有位线金属结构的半导体存储装置的制作方法。

背景技术：

动态随机存取存储器(dynamicrandomaccessmemory，以下简称为dram)为一种挥发性(volatile)存储器，是许多电子产品中不可或缺的关键元件。dram由数目庞大的存储单元(memorycell)聚集形成一阵列区，用来存储数据，而每一存储单元可由一金属氧化半导体(metaloxidesemiconductor，mos)晶体管与一电容(capacitor)串联组成。

因应产品需求，阵列区中的存储单元密度需持续提升，而阵列区旁的周围区内的元件尺寸也需搭配微缩，因此，如何在元件尺寸微缩的状况下提升存储单元与周围区元件的元件操作表现一直是相关业界持续努力的目标。

技术实现要素：

本发明提供了一种半导体存储装置的制作方法，利用取代金属栅极制作工艺来一并形成周围区元件中的金属栅极结构以及存储单元区中的位线金属结构，由此达到提升周围区元件的操作表现以及降低位线电阻抗的效果。

本发明的一实施例提供一种半导体存储装置的制作方法，包括下列步骤。首先，提供一半导体基底。半导体基底上定义有一存储单元区以及一周围区。在半导体基底上形成一介电层。在存储单元区形成一第一沟槽，第一沟槽贯穿介电层。在周围区形成一第二沟槽，第二沟槽贯穿介电层。形成一金属导电层填入第一沟槽与第二沟槽，用以于第一沟槽中形成一位线金属结构且于第二沟槽中形成一第一金属栅极结构。

附图说明

图1至图7为本发明第一实施例的半导体存储装置的制作方法示意图，其中

图2为图1之后的状况示意图；

图3为图2之后的状况示意图；

图4为图3之后的状况示意图；

图5为图4之后的状况示意图；

图6为图5之后的状况示意图；

图7为图6之后的状况示意图。

图8与图9为本发明第二实施例的半导体存储装置的制作方法示意图，其中

图9为图8之后的状况示意图。

图10至图13为本发明第三实施例的半导体存储装置的制作方法示意图，其中

图11为图10之后的状况示意图；

图12为图11之后的状况示意图；

图13为图12之后的状况示意图。

主要元件符号说明

10半导体基底

10a主动区(有源区)

11介面层

12浅沟槽隔离

21字符线

22字符线盖层

23绝缘层

24保护层

31材料层

31a虚置位线

31b虚置栅极

32间隙壁

33源极/漏极区

34介电层

41栅极介电层

42第一阻障层

43第一功函数层

44第二功函数层

50金属导电层

50a位线金属结构

50b第一金属栅极结构

50c第二金属栅极结构

51第二阻障层

101-103半导体存储装置

cs接触结构

r1存储单元区

r2周围区

tr1第一沟槽

tr2第二沟槽

tr3第三沟槽

v接触开孔

z垂直方向

具体实施方式

请参阅图1至图7。图1至图7所绘示为本发明第一实施例的半导体存储装置的制作方法示意图。本实施例提供一种半导体存储装置的制作方法，包括下列步骤。首先，如图1与图2所示，提供一半导体基底10，半导体基底10上可定义有一存储单元区r1以及一周围区r2。存储单元区r1中可用以形成多个存储单元(memorycell)，而周围区r2中可用以形成存储单元以外的其他元件，例如控制字符线或/及位线信号传递的晶体管，但并不以此为限。半导体基底10可包括硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘(silicon-on-insulator，soi)基底，但不以此为限。在一些实施例中，半导体基底10中可形成有浅沟槽隔离12，位于存储单元区r1中的浅沟槽隔离12可用以于半导体基底10中定义出主动区10a，位于周围区r2中的浅沟槽隔离12可用以隔离相邻的晶体管，而部分的浅沟槽隔离12也可位于存储单元区r1与周围区r2的交界处，但并不以此为限。此外，在浅沟槽隔离12形成之前，可于半导体基底10上形成一介面层11，但并不以此为限。此外，半导体基底10的存储单元区r1中可形成多条字符线(wordline)21，而本实施例的字符线21可为埋入式字符线(buriedwordline)，但并不以此为限。字符线21可利用以埋入方式形成于半导体基底10中，而字符线21上可形成有一字符线盖层22覆盖字符线21。在一些实施例中，也可视需要形成其他型式的字符线结构。此外，字符线21可包括导电材料例如铝(al)、钨(w)、铜(cu)或钛铝合金(tial)以及字符线介电层例如氧化硅，而字符线盖层22可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料。

如图1与图2所示，半导体基底10可上形成有一介电层34，存储单元区r1中可形成有一第一沟槽tr1，而周围区r2中可形成有一第二沟槽tr2。第一沟槽tr1与第二沟槽tr2分别贯穿介电层34。进一步说明，第一沟槽tr1与第二沟槽tr2的形成方法可包括但并不限于下列步骤。首先，在形成介电层34之前，在半导体基底10的存储单元区r1上形成一虚置位线31a，并于半导体基底10的周围区r2上形成多个虚置栅极31b。虚置位线31a与虚置栅极31b可利用对一材料层31进行图案化后而一并形成，而材料层31可包括硅层例如多晶硅、非晶硅或其他适合的含硅材料层，但并不以此为限。在一些实施例中，在形成介电层34之前，可于虚置位线31a与虚置栅极31b的侧壁上形成间隙壁32，并通过间隙壁32于半导体基底10中形成多个源极/漏极区33。之后，再形成介电层34覆盖虚置位线31a、虚置栅极31b以及半导体基底10，并可通过一平坦化制作工艺例如化学机械研磨(chemicalmechanicalpolishing，cmp)制作工艺移除于一垂直方向z上位于虚置位线31a与虚置栅极31b上的介电层34。垂直方向z可被视为半导体基底10的厚度方向，但并不以此为限。在一些实施例中，虚置位线31a与虚置栅极31b也可还包括一盖层(未绘示)位于材料层31，而上述的平坦化制作工艺也可用以将此盖层移除而暴露出材料层31，但并不以此为限。接着，将虚置位线31a与虚置栅极31b移除，于虚置位线31a的所在位置可形成第一沟槽tr1，而于其中一个虚置栅极31b的所在位置可形成第二沟槽tr2。此外，在一些实施例中，可视需要于周围区r2形成一第三沟槽tr3，第三沟槽tr3贯穿介电层34，而第三沟槽tr3的形成方法可与第二沟槽tr2相同，但并不以此为限。换句话说，第三沟槽tr3可通过移除多个虚置栅极31b的其中的一个而形成，而第二沟槽tr2与第三沟槽tr3两侧的半导体基底10中可形成有源极/漏极区33，但并不以此为限。

接着，如图3至图7所示，形成一金属导电层50填入第一沟槽tr1与第二沟槽tr2，用以于第一沟槽tr1中形成一位线金属结构50a且于第二沟槽tr2中形成一第一金属栅极结构50b。金属导电层50可包括一低电阻金属材料例如铝(al)、钨(w)、铜(cu)、钛铝合金(tial)或其他适合的低电阻金属导电材料。上述的制作方法可被视为一种取代金属栅极(replacementmetalgate，rmg)制作工艺，而存储单元区r1的位线金属结构50a与周围区r2的金属栅极结构一并由此取代金属栅极制作工艺所形成，故可达到降低位线电阻抗、提升周围区r2的元件的操作表现以及制作工艺整合的效果。

在一些实施例中，可于存储单元区r1中形成一接触开孔v，并于接触开孔v中形成一接触结构cs。接触开孔v暴露出部分的半导体基底10，例如上述的主动区10a，而接触结构cs可位于位线金属结构50a与半导体基底10之间，且接触结构cs与位线金属结构50a电连接。接触结构cs可包括一非金属导电材料例如导电的多晶硅材料或其他适合的岛电材料例如金属导电材料。如图1与图7所示，在一些实施例中，接触开孔v与接触结构cs可于形成第一沟槽tr1以及第二沟槽tr2的步骤之前形成，但并不以此为限。在接触开孔v形成之前可视需要先于存储单元区r1形成一绝缘层23，再形成接触开孔v贯穿绝缘层23而暴露出绝缘层23下方的主动区10a。此外，在形成第一沟槽tr1以及第二沟槽tr2的步骤之前，可于接触结构cs上形成一保护层24，用以避免后续制作工艺对于接触结构cs造成不良影响。

更进一步说明，在形成金属导电层50之前，可视需要形成其他材料层。如图3与图7所示，在形成金属导电层50之前，可于半导体基底10上形成一栅极介电层41，栅极介电层41至少部分形成于周围区r2中，且至少部分的栅极介电层41位于第一金属栅极结构50b与半导体基底10之间。如图3所示，在一些实施例中，栅极介电层41可共形地(conformally)形成于第一沟槽tr1、第二沟槽tr2、第三沟槽tr3以及介电层34上。换句话说，栅极介电层41可部分形成于第一沟槽tr1中、部分形成于第二沟槽tr2中且部分形成于第三沟槽tr3中。栅极介电层41可包括一高介电常数(high-k)介电层例如氧化铪(hafniumoxide，hfo2)、硅酸铪氧化合物(hafniumsiliconoxide，hfsio4)、硅酸铪氮氧化合物(hafniumsiliconoxynitride，hfsion)、氧化铝(aluminumoxide，al2o3)、氧化钽(tantalumoxide，ta2o5)、氧化锆(zirconiumoxide，zro2)或其他适合的高介电常数材料。

此外，如图3与图7所示，在形成金属导电层50之前，可于半导体基底10上形成一第一阻障层42，第一阻障层42可共形地形成于栅极介电层41上，故第一阻障层42也可部分形成于第一沟槽tr1中、部分形成于第二沟槽tr2中且部分形成于第三沟槽tr3中。第一阻障层42可包括一金属氮化物层例如氮化钽(tantalumnitride，tan)或其他适合的金属化合物阻障材料。此外，在形成金属导电层50之前，可于第一阻障层42上形成一第一功函数层43，第一功函数层43可共形地形成于第一阻障层42上，故第一功函数层43也可部分形成于第一沟槽tr1中、部分形成于第二沟槽tr2中且部分形成于第三沟槽tr3中。第一功函数层43可包括一p型功函数层，例如氮化钛(titaniumnitride，tin)、碳化钛(titaniumcarbide，tic)或其他适合的功函数材料，且第一功函数层43可包括一单层结构或一复合层结构。

在一些实施例中，第二沟槽tr2与第三沟槽tr3中所填入的材料可用以形成不同导电型态或/及具有不同临界电压(thresholdvoltage)的晶体管的栅极结构，但并不以此为限。因此，如图3、图4以及图7所示，在金属导电层50形成之前，可视需要移除位于第三沟槽tr3中的第一功函数层43。然后，如图5与图7所示，在金属导电层50形成之前以及移除位于第三沟槽tr3中的第一功函数层43之后，在半导体基底10上形成一第二功函数层44。第二功函数层44可共形地形成于第一功函数层43上以及未被第一功函数层43覆盖的第一阻障层42上，故第二功函数层44也可部分形成于第一沟槽tr1中、部分形成于第二沟槽tr2中且部分形成于第三沟槽tr3中。在一些实施例中，第一功函数层43与第二功函数层44可分别为不同导电型态的功函数层，例如第一功函数层43可为p型功函数层而第二功函数层44可为n型功函数层，而第二功函数层44可包括铝钛合金(titaniumaluminide，tial)、碳化钛铝(titaniumaluminumcarbide，tialc)或其他适合的n型功函数材料，但并不以此为限。

然后，如图5与图6所示，在金属导电层50形成之前，移除位于第一沟槽tr1中的栅极介电层41、第一阻障层42、第一功函数层43以及第二功函数层44，且移除位于接触结构cs上的保护层24，使得形成于第一沟槽tr1中金属导电层50可与接触结构cs接触而形成电连接。如图6与图7所示，金属导电层50可还填入第三沟槽tr3，用以于第三沟槽tr3中形成一第二金属栅极结构50c。在一些实施例中，可通过一化学机械研磨制作工艺移除位于第一沟槽tr1、第二沟槽tr2以及第三沟槽tr3之外的材料层，用以分别形成位线金属结构50a、第一金属栅极结构50b以及第二金属栅极结构50c，并形成如图7所示的半导体存储装置101。在半导体存储装置101中，位于第一沟槽tr1中的位线金属结构50a可当作存储单元中的位线而具有低电阻抗的优势。此外，位于第二沟槽tr2与第三沟槽tr3中的第一金属栅极结构50b与第二金属栅极结构50c可搭配于第二沟槽tr2与第三沟槽tr3中不同的功函数层堆叠状况而当作不同导电型态或/及具有不同临界电压的晶体管的栅极结构。换句话说，存储单元区r1中的位线金属结构50a与周围区r2中的金属栅极结构可通过取代金属栅极制作工艺一并形成，故可达到制作工艺整合与制作工艺简化的效果。

下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同的部分进行详述，而不再对相同的部分作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，用以方便在各实施例间互相对照。

请参阅图8以及图9。图8与图9所绘示为本发明第二实施例的半导体存储装置102的制作方法示意图。如图8与图9所示，本实施例的制作方法与上述第一实施例不同的地方在于，本实施例的栅极介电层41于形成第一沟槽tr1与第二沟槽tr2的步骤之前形成，故栅极介电层41可位于虚置栅极31b与半导体基底10之间。因此，本实施例的制作方式可被视为一高介电常数先制(high-kfirst)制作工艺，而上述第一实施例的制作方式可被视为一高介电常数后制(high-klast)制作工艺，但并不以此为限。

请参阅图10至图13。图10至图13所绘示为本发明第三实施例的半导体存储装置103的制作方法示意图。本实施例的制作方法与上述第一实施例不同的地方在于，如图10所示，本实施例的虚置位线31a与虚置栅极31b形成时，接触开孔以及接触结构仍未形成。如图11所示，本实施例的第一沟槽tr1、第二沟槽tr2以及第三沟槽tr3形成时，接触开孔以及接触结构也仍未形成。如图11至图12所示，本实施例的接触开孔v于形成第一沟槽tr1以及第二沟槽tr2的步骤之后形成。接触开孔v可自第一沟槽tr1的底面向下掘入，故接触开孔v可与第一沟槽tr1直接相连。如图12至图13所示，在一些实施例中，金属导电层50可还填入接触开孔v，用以形成接触结构cs。换句话说，在一些实施例中，接触结构cs与位线金属结构50a材料相同且直接相连，但并不以此为限。在一些实施例中，也可在接触开孔v于第一沟槽tr1之后形成的状况下，以不同的材料分别形成接触结构cs与位线金属结构50a。此外，在一些实施例中，可于金属导电层50形成之前，在半导体基底10上形成一第二阻障层51，而第二阻障层51可部分形成于第一沟槽tr1与接触开孔v中。因此，形成于第一沟槽tr1与接触开孔v中的金属导电层50均可形成于第二阻障层51上，而第二阻障层51可用以避免当金属导电层50直接接触半导体基底10时所可能造成的负面影响，例如金属导电层50的成分扩散至主动区10a中而造成元件劣化的问题。第二阻障层51可包括一金属氮化物层例如氮化钽或其他适合的金属化合物阻障材料。此外，在一些实施例中，第二阻障层51也可部分形成于第二沟槽tr2与第三沟槽tr3中，但并不以此为限。

综上所述，在本发明的半导体存储装置的制作方法中，存储单元区的位线金属结构与周围区的金属栅极结构可通过取代金属栅极制作工艺而同时形成。存储单元区的位线金属结构可用以降低位线的电阻抗，周围区的金属栅极结构可用以提升位于周围区的元件的操作表现，而以取代金属栅极制作工艺同时形成位线金属结构以及金属栅极结构则可达到制作工艺整合与制作工艺简化的效果。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。