基于iii-v族半导体材料的ac开关的制作方法
【专利说明】
【背景技术】
[0001]II1-V族化合物是通过将选自元素周期表的第III族和第V族的元素组合所形成的化合物。III族元素包括硼(B)、铝(A1)、镓(Ga)、铟(In)和钛(Ti)。V族元素包括氮(N)、磷(P)、砷(As)、锑(Sb)和铋(Bi)。
[0002]诸如氮化镓(GaN)的II1-V族化合物有时用作用于半导体器件的制造材料。例如，基于ΙΙΙ-ν半导体的(II1-V semiconductor based)半导体器件可以是如下的半导体器件:其至少部分地形成在沉积于半导体裸片衬底(例如娃(Si)衬底、碳化娃(SiC)衬底、或由展现了与Si或SiC类似的电学和化学特性的材料所制成的其他类似类型的衬底)顶部上的GaN层或其他II1-V族半导体材料层内。
[0003]在半导体器件制造中使用诸如GaN的II1-V族材料的一个主要优点在于，II1-V半导体材料具有应变诱导的(strain-1nduced)压电电荷特性，其允许固有地具有低导通电阻(RdsJ的导电沟道(例如二维电子气区域[2DEG])形成在II1-V族半导体材料层内而并未对II1-V族半导体材料层掺杂。通过消除对II1-V族半导体材料层的掺杂的需求，降低了与基于II1-V族半导体材料的半导体器件相关联的总的杂质散射效应，因此与其他半导体器件相比，允许本征载流子迀移率更容易地形成在导电沟道中。
[0004]不幸的是，II1-V半导体材料层对于“陷阱”敏感。陷阱是由于与II1-V族半导体材料相关联的潜在地较大的带隙而在πι-ν族半导体材料中形成的区域。与允许移动载流子行进通过相邻的导电沟道不同地，II1-V半导体层倾向于通过从导电沟道俘获或拉出移动载流子、并且将该移动载流子保留在II1-V族半导体层的陷阱内，而在导电沟道处造成“电流崩塌”。半导体器件的R_直接正比于其俘获率以及电流崩塌的量。例如，电流崩塌可以使得基于II1-V半导体的半导体器件以一百的因子而增大其额定rDS(]N。至少部分地形成在设置在半导体本体的衬底顶部上的II1-V族半导体层内的基于II1-V半导体的半导体器件、尤其是基于GaN的半导体器件，可以具有比其他半导体器件反常地更高的陷阱率。得到的高RDS(]N可以使得基于πι-ν半导体的半导体器件无法用于一些(如果不是所有的话)高电子迀移率效应晶体管(HEMT)应用。
【发明内容】
[0005]通常，本公开的电路和技术可以使得能够动态配置半导体裸片，以便于:在形成于单个共同衬底顶部上的πι-ν族半导体材料的层中防止电流崩塌；并且允许半导体裸片支持多个基于II1-V半导体的半导体器件(例如用作双向开关)至少部分地形成并集成在II1-V族半导体层内，以用于向AC负载供电。耦合结构(例如，作为半导体裸片的外部部件，或者集成在裸片自身上)可以确保半导体裸片的共同衬底耦合至可用的最低电位(例如双向开关的最低电位负载端子)。通过确保共同衬底的电位处于或者近似处于与可用最低电位相同的电位下(例如，在几伏内)，甚至当可用最低电位的位置改变时，耦合结构也动态地配置半导体裸片以将行进在导电沟道内的移动载流子排斥远离II1-V半导体层的陷阱。
[0006]在一个示例中，功率电路包括半导体裸片，该半导体裸片包括共同衬底以及形成在该共同衬底顶部上的II1-V族半导体层。至少一个双向开关器件至少部分地形成在II1-V族半导体层内，并且该至少一个双向开关至少包括第一负载端子和第二负载端子。功率电路也包括耦合结构，该耦合结构配置用于将半导体裸片的共同衬底动态地耦合至在第一负载端子的第一电位和第二负载端子的第二电位之中的最低电位。
[0007]在另一示例中，半导体裸片包括共同衬底以及形成在该共同衬底顶部上的ΙΙΙ-ν族半导体层。半导体裸片也包括双向开关器件，该双向开关器件至少部分地形成在II1-V族半导体层内，并且该双向开关器件至少具有第一负载端子和第二负载端子。半导体裸片也包括耦合结构，该耦合结构配置用于将共同衬底动态地耦合至第一负载端子的第一电位和第二负载端子的第二电位之中的最低电位。
[0008]在另一示例中，一种方法包括，操作半导体裸片，该半导体裸片包括共同衬底以及形成在该共同衬底顶部上的II1-V族半导体层，其中至少一个双向开关器件至少部分地形成在II1-V族半导体层内，该至少一个双向开关至少具有第一负载端子和第二负载端子。该方法还包括，将半导体裸片的共同衬底动态地耦合至第一负载端子的第一电位和第二负载端子的第二电位之中的最低电位。
[0009]在下文中在附图和说明书中列出了一个或多个示例的细节。从说明书和附图以及从权利要求书，本公开的其他特征、目标和优点将变得显而易见。
【附图说明】
[0010]图1 一图3是示出了根据本公开一个或多个方面的用于向AC负载供电的示例性系统的方框图。
[0011]图4A和图4B是示出了图1 一图3中所示的示例性系统的示例性M0SFET型AC开关的电路图。
[0012]图5A —图5C是示出了图1 一图3中所示的示例性系统的示例性基于II1-V半导体的AC开关的电路图。
[0013]图6是示例性基于II1-V半导体的AC开关的分层剖视图。
[0014]图7A和图7B是示出了根据本公开一个或多个方面的用于动态地配置基于II1-V半导体的AC开关的示例性供电电路的电路图。
[0015]图8A是示出了图7A中所示功率电路的电压特性的定时图。
[0016]图8B是示出了图7B中所示功率电路的电压特性的定时图。
[0017]图9A是示例性半导体裸片的分层剖视图，其包括与共用了与图5A所示的示例性基于II1-V半导体的AC开关相同结构的示例性双向基于ΙΙΙ-ν半导体的开关横向地集成的图7A的耦合结构的示例。
[0018]图9B是示出了用于图9A中所示示例性半导体裸片的示例性接合可选例的概念图。
[0019]图10是示例性半导体裸片的分层剖视图，其包括与共用了与图5A所示的示例性基于II1-V半导体的AC开关相同结构的示例性双向基于ΙΙΙ-ν半导体的开关横向地集成的图7A的耦合结构的附加示例。
[0020]图11A和图11B是示例性半导体裸片的分层剖视图，其包括与共用了与图5A所示示例性基于II1-V半导体的AC开关相同结构的示例性双向基于II1-V半导体的开关横向地集成的图7A的耦合结构的附加示例。
[0021]图11C是示出了图11A和图11B的耦合结构的附加示例的示例性元件的电路图。
[0022]图12是示例性半导体裸片的分层剖视图，其包括与共用了与图5B所示示例性基于II1-V半导体的AC开关相同结构的示例性双向基于II1-V半导体的开关横向地集成的图7A的耦合结构的附加示例。
[0023]图13是示例性半导体裸片的分层剖视图，其包括与共用了与图5B所示示例性基于II1-V半导体的AC开关相同结构的示例性双向基于II1-V半导体的开关横向地集成的图7A的耦合结构的附加示例。
[0024]图14A和图14B是示例性半导体裸片的分层剖视图，其包括与共用了与图5B所示示例性基于II1-V半导体的AC开关相同结构的示例性双向基于II1-V半导体的开关横向地集成的图7A的耦合结构的附加示例。
[0025]图15是示例性半导体裸片的分层剖视图，其包括与共用了与图5C所示示例性基于II1-V半导体的AC开关相同结构的示例性双向基于II1-V半导体的开关横向地集成的图7A的耦合结构的示例。
[0026]图16是示例性半导体裸片的分层剖视图，其包括与共用了与图5C所示示例性基于II1-V半导体的AC开关相同结构的示例性双向基于II1-V半导体的开关横向地集成的图7A的耦合结构的附加示例。
[0027]图17A和图17B是示例性半导体裸片的分层剖视图，其包括与共用了与图5C所示示例性基于II1-V半导体的AC开关相同结构的示例性双向基于II1-V半导体的开关横向地集成的图7A的耦合结构的附加示例。
[0028]图18是示例性半导体裸片的分层剖视图，其包括与共用了与图5A所示示例性基于II1-V半导体的AC开关相同结构的示例性双向基于II1-V半导体的开关横向地集成的图7B的耦合结构的附加示例。
[0029]图19是示例性半导体裸片的分层剖视图，其包括与共用了与图5B所示示例性基于II1-V半导体的AC开关相同结构的示例性双向基于II1-V半导体的开关横向地集成的图7B的耦合结构的附加示例。
[0030]图20是示例性半导体裸片的分层剖视图，其包括与共用了与图5C所示示例性基于II1-V半导体的AC开关相同结构的示例性双向基于II1-V半导体的开关横向地集成的图7B的耦合结构的附加示例。
[0031]图21是示出了根据本公开一个或多个方面的图7B中所示示例性功率电路的示例性操作的流程图。
【具体实施方式】
[0032]—些电子器件(例如晶体管、二极管、开关等)是基于半导体的，或者换言之，形成在由半导体材料制成的半导体裸片上。在一些应用中，II1-V化合物用作用于半导体器件的制造材料。II1-V化合物通过将选自元素周期表的III族或V族的元素组合而形成。II1-V化合物的示例包括氮化硼(BN)、磷化硼(BP)、砷化硼(BAs)、氮化铝(A1N)、磷化铝(A1P)、砷化铝(AlAs)、锑化铝(AlSb)、氮化镓(GaN)、磷化镓(GaP)、砷化镓(GaAs)、锑化镓(GASb)、氮化铟(InN)、磷化铟(InP)、砷化铟(InAs)、锑化铟(InSb)、氮化钛(TiN)、磷化钛(TiP)、砷化钛(TiAs)和锑化钛(TiSb)。使用II1-V半导体材料形成的半导体器件，在此称作基于ΙΙΙ-ν半导体的器件。例如，基于II1-V半导体的器件的一个示例是基于GaN的双向开关。基于GaN的双向开关可以由至少部分地形成在层叠于例如由娃(Si)或碳化娃(SiC)制成的衬底顶部的GaN层内的一个或多个基于GaN的器件(例如两个GaN开关)制造。该一个或多个GaN器件可以形成在位于层叠于GaN层顶部上的氮化铝镓(AlGaN)层的界面处，并且该一个或多个GaN器件的导电沟道可以位于GaN层的边界或邻接AlGaN层的部分内。
[0033]基于II1-V半导体的器件、诸如基于GaN的半导体器件，与其他类型半导体器件相比，可以以较低成本具有更高程度的性能。基于GaN的半导体器件具有高的饱和速度(例如，与Si的lX107cm/s相比，对于GaN为2.5X107cm/s)以及改进的击穿场强(例如与Si的?3 X 105V/cm(3MV/cm)相比，对于 GaN 为 5 X 105V/cm(3MV/cm))。基于 GaN 的半导体器件也可以具有直接和大的带隙(与硅的1.leV相比，对于GaN例如为3.4eV)，允许较低的比导通电阻(“RDS(]N”)和高的工作温度。
[0034]使用GaN层的一个优点是，GaN具有应变诱导的压电电荷，该应变诱导的压电电荷允许导电沟道(例如二维电子气(2DEG)区域)形成在基于GaN的半导体器件内而无需掺杂GaN材料。消除了对GaN材料掺杂的需求，可以减少基于GaN的半导体材料的杂质散射效应，这可以允许本征载流子迀移率自由地形成在具有低导通电阻(RdsJ的当前导电沟道(例如2DEG区域)中。
[0035]不幸的是，GaN层对所谓的“陷阱”敏感。陷阱通常指由于与GaN材料相关联的潜在地大的带隙而可以在GaN层中形成的区域。也即，陷阱是GaN层中的局部缺陷，诸如碳原子，该碳原子引入了恰好位于价带和导带之间能级。根据Shockley-Read-Hall统计，如果陷阱的能级位于价带和导带中间，那么该陷阱对于捕获电子是特别有效的。与允许移动载流子行进通过导电沟道不同，GaN层倾向于通过从导电沟道捕获或拉出移动载流子并且将移动载流子保留在GaN层陷阱内，而在导电沟道处引起“电流崩塌”。也即，当正在经历电流崩塌时，由于缺乏移动通过导电沟道的移动载流子，导致基于GaN的器件可能不再支持满载电流。电流崩塌可以引起跨基于GaN的器件的正向电压降的显著增大(例如从1或2V至近似400V)。
[0036]半导体器件的RDS(]N可能由于从导电沟道捕获移动载流子而恶化。术语“动态RDSQN”描述了器件的RDSQN可以由于之前施加的阻断电压而恶化的事实；也即，来自2DEG的可用移动载流子的一部分被捕获在陷阱中并且仅非常缓慢地释放(例如在ms至秒的时间范围内)。例如，陷阱可以导致以一百的因子而增大基于πι-ν半导体的器件的额定RDS(]N。基于II1-V半导体的半导体器件、尤其是具有πι-ν半导体层以及Si或SiC的共同衬底两者的基于II1-V半导体的半导体器件，与其他半导体器件相比，可以具有更高的陷阱率。由更高陷阱率所导致的更高RDS(]N，可以使得基于II1-V半导体的半导体不可用于一些(如果不是所有的话)功率器件或其他应用。
[0037]使得基于II1-V半导体的半导体器件不可用作HEMT的相同的高R_也可以防止m-V半导体用于形成横向器件结构。例如，当与非常高欧姆衬底(诸如Si或SiC衬底)组合在一起时，由πι-ν半导体层所引起的电流崩塌可能阻碍在单个共用的或共同的衬底上集成多于一个基于πι-ν半导体的器件(例如开关)。
[0038]在II1-V半导体层中发现的陷阱，对于施加至共同衬底的背面接触的电压是极端敏感的。尤其是在低电阻的Si衬底的情形中，其通常用于制造Si上GaN技术。由于上述的对于施加至衬底的背面接触的电压的极端敏感，背面电位立即传输到πι-v半导体层表面处，并且在一些示例中，可以激活在II1-V半导体层中陷阱与2DEG区域之间的交互，并且从而导致性能损失。
[0039]通常，本公开的电路和技术可以使得能够动态配置基于II1-V半导体的半导体裸片，以便于防止在其ΙΙΙ-ν半导体层中电流