提高浮栅型闪存擦除效率的方法以及浮栅型闪存与流程

本发明涉及半导体工艺领域，尤其涉及提高浮栅型闪存擦除效率的方法以及浮栅型闪存。

背景技术：

存储器大致可以分为两大类：易失(volatile)和非易失(non-volatile)。易失存储器在系统关闭时立即失去存储在内的信息：它需要持续的电源供应以维持数据。大部分的随机存储器(RAM)都属于此类。非易失存储器在系统关闭或无电源供应时仍能保持数据信息，其中，浮栅型闪存就是一种非易失存储器。

一般而言，浮栅型闪存都有着类似的原始单元架构，它们都有层叠的栅极结构，该栅极结构包括浮栅(或浮置栅极)和至少部分覆盖浮栅的控制栅(控制栅极)，其中，控制栅通过通过耦合以控制浮栅中的电子的储存与释放。

图1是一种浮栅型闪存的剖面示意图。如图1所示，该浮栅型闪存100包括在半导体基底101上形成的堆叠栅，沿垂直于半导体基底101表面的方向，堆叠栅包括依次叠加形成的隧穿氧化层103、浮栅105、极间介质层107、控制栅109以及控制栅硬掩模层111，在堆叠栅侧面设置有侧壁介质层(spacer)113，在堆叠栅一侧的源极区域，形成有擦除栅115，在堆叠栅110另一侧的漏极区域，形成有字线栅117。

上述浮栅型闪存的作用原理是：当进行数据写入操作时，施加一高正偏压于控制栅109，控制栅109通过耦合控制浮栅105中的电子的储存，使得热电子从源极穿过隧穿氧化层101而注入浮栅105，当进行数据擦除操作时，施加一高负偏压于控制栅109，控制栅109通过耦合控制浮栅105中的电子的释放，使得浮栅105中储存的热电子利用福勒诺海(Fowler-Nordheim，简称FN)隧穿效应，穿过侧壁介质层113流向擦除栅115，从而对浮栅型闪存进行擦除操作。

上述擦除操作的擦除效率是衡量浮栅型闪存性能的重要指标。在被擦除栅115覆盖的区域，如果浮栅105的拐角ɑ形状越尖，由于形成的局部电场越强，那么擦除效率越高，在适当电压条件下，浮栅105中的电子越容易通过浮栅105与擦除栅115之间的通道流向擦除栅115，也就越容易实现擦除，并且，形状越尖的拐角ɑ能降低电子从擦除栅115反向隧穿到浮栅105的可能性。

然而，现有技术中，通常在用于形成浮栅105的多晶硅层上方先形成控制栅109并形成覆盖控制栅109侧壁的侧墙之后，再利用该侧墙作为阻挡，蚀刻下方的多晶硅层以形成浮栅105，由于通常用于形成浮栅105的多晶硅层的上表面平整，后续被擦除栅115覆盖的区域，浮栅105的拐角ɑ是直角或钝角形状(参照图1)，并不尖锐的拐角ɑ限制了擦除效率的提高。

技术实现要素：

本发明要解决的技术问题是在被擦除栅覆盖的区域，浮栅的拐角是钝角导致浮栅型闪存的擦除效率较低的问题。

为解决上述问题，本发明提供了一种提高浮栅型闪存擦除效率的方法，包括如下步骤：

提供半导体基底，所述半导体基底上包括相邻布置的第一浮栅区域和第二浮栅区域，在所述半导体基底上依次叠加形成隧穿氧化层、浮栅层、垫氧化层和氮化硅层；刻蚀所述氮化硅层和所述垫氧化层，形成贯穿所述氮化硅层和所述垫氧化层的第一开口和第二开口，所述第一开口位于所述第一浮栅区域，所述第二开口位于所述第二浮栅区域；利用局部氧化工艺，氧化被所述第一开口暴露的所述浮栅层形成第一局部氧化层以及氧化被所述第二开口暴露的所述浮栅层形成第二局部氧化层；以及去除剩余的所述氮化硅层、剩余的所述垫氧化层、所述第一局部氧化层以及所述第二局部氧化层，使所述浮栅层在对应于所述第一局部氧化层的表面形成第一斜面，并且在对应于所述第二局部氧化层的表面形成第二斜面；其中，所述第一斜面和所述第二斜面与所述半导体基底形成的夹角均是锐角，并且，所述第一斜面覆盖所述第一浮栅区域的与所述第二浮栅区域相对的边界，所述第二斜面覆盖所述第二浮栅区域的与所述第一浮栅区域相对的边界。

可选的，上述提高浮栅型闪存擦除效率的方法还包括：

在所述浮栅层表面依次叠加形成极间介质层、控制栅层以及控制栅硬掩模层；刻蚀所述控制栅硬掩模层、所述控制栅层以及所述极间介质层，从而形成第一控制栅和第二控制栅；形成控制栅侧墙，所述控制栅侧墙覆盖所述第一控制栅和所述第二控制栅的侧壁；以及以所述控制栅硬掩模层和所述控制栅侧墙为刻蚀阻挡层，刻蚀所述浮栅层以在所述第一浮栅区域形成第一浮栅，并且在所述第二浮栅区域形成第二浮栅，其中，所述第一浮栅至少包括部分第一斜面，所述第二浮栅至少包括部分第二斜面。

可选的，上述提高浮栅型闪存擦除效率的方法还包括：

去除位于所述第一控制栅和所述第二控制栅相对一侧的所述控制栅侧墙并在去除范围形成侧壁介质层，所述侧壁介质层还覆盖相对一侧的所述第一浮栅和所述第二浮栅的侧壁，并且所述侧壁介质层的宽度小于所述控制栅侧墙的宽度；以及在所述第一浮栅区域和所述第二浮栅区域之间的半导体基底上形成擦除栅。

可选的，上述在所述第一浮栅区域和所述第二浮栅区域之间的半导体基底上形成擦除栅的方法包括：

在所述第一浮栅区域和所述第二浮栅区域之间的半导体基底上形成擦除栅层；进行平坦化，露出所述控制栅硬掩模层的上表面；以及刻蚀剩余的所述擦除栅层以形成擦除栅。

可选的，上述提高浮栅型闪存擦除效率的方法还包括在所述第一浮栅区域和所述第二浮栅区域相背离的半导体基底上形成字线栅。

可选的，所述第一局部氧化层的面积大于所述第一开口的面积，并且所述第二局部氧化层的面积大于所述第二开口的面积。

可选的，所述第一局部氧化层的下表面和所述第二局部氧化层的下表面与所述半导体基底形成的角度均是锐角。所述局部氧化层的厚度是

另外，本发明还提供包含通过上述方法形成的浮栅型闪存，其中，所述浮栅型闪存随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路和数字射频存储器。

通过本发明的提高浮栅型闪存擦除效率的方法，可以使第一浮栅和第二浮栅在被擦除栅覆盖区域所形成的拐角更尖，从而提高浮栅型闪存的擦除效率。

附图说明

图1是一种浮栅型闪存的剖面示意图。

图2是本发明实施例的提高浮栅型闪存擦除效率的方法的流程示意图。

图3a至图3i是本发明实施例的提高浮栅型闪存擦除效率的方法各步骤的剖面示意图。

附图标记说明：

100、200-浮栅型闪存；101、201-半导体基底；210-第一浮栅区域；220-第二浮栅区域；103、203-隧穿氧化层；207-垫氧化层；209-氮化硅层；20a-第一开口；20b-第二开口；211-第一局部氧化层；213-第二局部氧化层；30-鸟嘴区；105、205-浮栅层；205a-第一斜面；205b-第二斜面；107、215-极间介质层；109-控制栅；217-控制栅层；111、219-控制栅硬掩模层；221-第一控制栅；223-第二控制栅；225-控制栅侧墙；227-第一浮栅；229-第二浮栅；113、231-侧壁介质层；115、233-擦除栅；117、235-字线栅。

具体实施方式

以下结合附图和具体实施例对本发明的提高浮栅型闪存擦除效率的方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

在说明书和权利要求书中的术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文所述的本发明实施例能够以不同于本文所述的或所示的其他顺序来操作。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。若某附图中的构件与其他附图中的构件相同，虽然在所有附图中都可轻易辨认出这些构件，但为了使附图的说明更为清楚，本说明书不会将所有相同构件的标号标于每一图中。

图2是本发明实施例的提高浮栅型闪存擦除效率的方法的流程示意图。如图2所示，本实施例的提高浮栅型闪存擦除效率的方法包括如下步骤：

S1：提供半导体基底，所述半导体基底上包括相邻布置的第一浮栅区域和第二浮栅区域，在所述半导体基底上依次叠加形成隧穿氧化层、浮栅层、垫氧化层和氮化硅层；

S2：刻蚀所述氮化硅层和所述垫氧化层，形成贯穿所述氮化硅层和所述垫氧化层的第一开口和第二开口，所述第一开口位于所述第一浮栅区域，所述第二开口位于所述第二浮栅区域；

S3：利用局部氧化工艺，氧化被所述第一开口暴露的所述浮栅层形成第一局部氧化层以及氧化被所述第二开口暴露的所述浮栅层形成第二局部氧化层；以及，

S4：去除剩余的所述氮化硅层、剩余的所述垫氧化层、所述第一局部氧化层以及所述第二局部氧化层，使所述浮栅层在对应于所述第一局部氧化层的表面形成第一斜面，并且在对应于所述第二局部氧化层的表面形成第二斜面；

其中，所述第一斜面和所述第二斜面与所述半导体基底形成的夹角均是锐角，并且，所述第一斜面覆盖所述第一浮栅区域与所述第二浮栅区域相对的边界，所述第二斜面覆盖所述第二浮栅区域与所述第一浮栅区域相对的边界。

图3a至图3i是本发明实施例的提高浮栅型闪存擦除效率的方法各步骤的剖面示意图。以下结合图2和图3a至图3i对本实施例的提高浮栅型闪存擦除效率的方法作进一步详细的说明。

结合图2和图3a，执行步骤S1，提供半导体基底201，半导体基底201上包括相邻布置的第一浮栅区域210和第二浮栅区域220，在半导体基底201上依次叠加形成隧穿氧化层203、浮栅层205、垫氧化层207和氮化硅层209。

本实施例以本发明的浮栅型闪存的一个存储单元为例，在半导体基底201上，包括第一浮栅区域210和第二浮栅区域220，在第一浮栅区域210和第二浮栅区域220后续可分别形成包括浮栅和控制栅的叠栅结构，在第一浮栅区域210和第二浮栅区域220之间的半导体基底201上后续可形成擦除栅，另外在第一浮栅区域210和第二浮栅区域220相背离一侧的半导体基底201上，后续还可以形成字线栅。

半导体基底201的材料可以为硅、锗、硅锗或碳化硅等，也可以是绝缘体上覆硅(SOI)或者绝缘体上覆锗(GOI)，或者还可以为其他的材料，例如砷化镓等Ⅲ、Ⅴ族化合物。半导体基底201还可以根据设计需求注入一定的掺杂粒子以改变电学参数。本发明目的是提高浮栅型闪存的擦除效率，在基底201上可根据需要设置一个或多个存储单元，即在半导体基底201上可设置多个第一浮栅区域210和第二浮栅区域220。在半导体基底201上还可设置有外围电路区域，在外围电路区域可包括各类晶体管。

需要说明的是，本实施例重点描述的如何解决在被擦除栅覆盖的区域，浮栅的拐角是钝角导致浮栅型闪存的擦除效率较低的问题，本领域技术人员可以理解，说明书中不必要描述浮栅型闪存的制作方法的详细的全过程。在执行步骤S1和步骤S2之前或执行过程中，可以认为在半导体基底201上还可以完成但不限于下列工艺步骤：在半导体基底201上已形成有隔离沟道(如浅沟槽隔离结构，STI)，并且在半导体基底201上进行了阱注入(例如深N阱注入)、其他离子注入及退火等步骤。本领域技术人员应当理解，为使得图示能清楚的表达本申请的核心思想，附图仅以示意图的形式表示了第一浮栅区域210和第二浮栅区域220及周围的器件和结构，但这并不代表本发明涉及的浮栅型闪存的制作工艺仅包括这些器件和结构，对于本发明涉及的浮栅型闪存来说，公知的闪存结构和工艺步骤也可包含在其中。

隧穿氧化层203形成于半导体基底201表面，以利于在进行离子注入时，阻止离子有可能穿过浮栅进入半导体基底201，进而影响半导体基底201的电压状态，对闪存形成造成不利影响。形成隧穿氧化层203的方法可以采用现有技术中常用的热炉管工艺或快速热氧化工艺。本实施例中，隧穿氧化层203的材料可以为氧化硅或掺氮的氧化硅。厚度例如为至。

浮栅层205覆盖隧穿氧化层203，后续可形成浮栅型闪存的浮栅层，浮栅层205可包括多晶硅，采用本领域常用的沉积方法形成，浮栅层205也可以包括掺杂离子。浮栅层205的厚度例如为至

垫氧化层207和氮化硅层209依次叠加沉积在第一多晶硅层205表面，垫氧化层207可以是二氧化硅，其作用是保护第一多晶硅层205以及作为沉积氮化硅层209的应力缓冲层，厚度约至氮化硅层209可以是氮化硅，其可以用作后续刻蚀工艺的保护层，厚度约至

在此需要说明的是，上述以及下面即将提到的各层的材料、各层的厚度以及各层的形成方式，仅仅是本发明的实施例的一个例子，在不同的情况中可以采用不同的材料、不同的厚度以及不同的形成方式，这些均不应当构成对本发明的限制。

结合图2和图3b，执行步骤S2，刻蚀氮化硅层209和垫氧化层207，形成贯穿氮化硅层209和垫氧化层207的第一开口20a和第二开口20b，第一开口20a位于第一浮栅区域210，第二开口20b位于第二浮栅区域220。

可以利用干法刻蚀去除第一开口20a和第二开口20b处的氮化硅层209和垫氧化层207，刻蚀气体可以是选自HBr、Cl₂、SF₆、O₂、N₂、NF₃、Ar、He和CF₄组成的组中的一种或几种，本实施例中，氮化硅层209和垫氧化层207可利用同一掩模图案和刻蚀工艺，并且所形成的第一开口20a和第二开口20b垂直于半导体基底201的截面为矩形，在本发明某些实施例中，氮化硅层209和垫氧化层207也可以利用区别的掩模图案和刻蚀工艺形成，第一开口20a和第二开口20b垂直于半导体基底201的截面也可以是梯形或其他形状。

本实施例中，第一开口20a位于第一浮栅区域210，并且其面积小于第一浮栅区域210的面积，而第二开口20b位于第二浮栅区域220，并且其面积小于第二开口20b的面积。优选方案中，第一开口20a和第二开口20b在第一浮栅区域210和第二浮栅区域220相对的方向相互接近，即第一开口20a覆盖或者靠近第一浮栅区域210与第二浮栅区域220相对的边缘，而第二开口10覆盖或者靠近第二浮栅区域220与第一浮栅区域210相对的边缘，在另一实施例中，根据制作浮栅型闪存采用的具体材料和工艺参数，第一开口20a和第二开口20b的位置和面积可以与本实施例不同。

可以理解，通过在浮栅层205上方形成的第一开口20a和第二开口20b，浮栅层205被部分暴露。

结合图2和图3c，执行步骤S3，利用局部氧化工艺，氧化被第一开口20a和第二开口20b暴露的浮栅层205以分别形成第一局部氧化层211和第二局部氧化层213。

局部氧化工艺是一种选择氧化方法，具体可利用氧化速度较快的湿法氧化工艺对被第一开口20a和第二开口20b暴露的浮栅层205进行氧化，从而使浮栅层205在对应区域变薄，具体的，在被第一开口20a暴露的区域，形成了第一局部氧化层211，第一局部氧化层211的厚度会比消耗掉的浮栅层205的厚度大，而在被第二开口20b暴露的区域，形成了第二局部氧化层213，第二局部氧化层213的厚度也比消耗掉的浮栅层205的厚度大。

在局部氧化工艺中，通常氧原子会发生侧向侵入(lateral incursion)进入被氮化硅层209覆盖的垫氧化层207，从而在氮化硅层209下进行氧化过程把氮化硅层209的边缘抬高，形成了鸟嘴(Bird’s beak)区30，鸟嘴区30的长度与局部氧化工艺条件有关，通常与局部氧化层中间区域的厚度相当。本实施例可利用局部氧化工艺的这一效应，从而使得本步骤所得到的第一局部氧化层211的面积大于第一开口20a的面积，优选的，第一局部氧化层211的厚度由中间向边缘的方向逐渐降低，从而利用局部氧化工艺，可使得第一局部氧化层211的下表面(与剩余的浮栅层205接触的表面)与半导体基底201表面所形成的角度是锐角。依据同样的方法，可使得第二局部氧化层213的面积大于第二开口20b的面积，优选的，第二局部氧化层213的厚度由中间向边缘的方向逐渐降低，可使得第二局部氧化层213的下表面(与剩余的浮栅层205接触的表面)与半导体基底201表面所形成的角度是锐角。第一局部氧化层211和第一局部氧化层211的厚度范围约至

第一局部氧化层211和第一局部氧化层211的形成也改变了浮栅层205的上表面，由于第一开口20a覆盖或者靠近第一浮栅区域210与第二浮栅区域220相对的边缘，从而可以通过工艺的设计和控制，使得第一局部氧化层211在第一浮栅区域210的与第二浮栅区域220相对的一侧，沿朝向第二浮栅区域220的方向，其厚度从最厚的位置逐渐变薄(即下表面为逐渐向上升高的形状)，从而使其下方的浮栅层205在对应的区域，形成斜面，同理，第二局部氧化层213在第二浮栅区域220的与第一浮栅区域210相对的一侧，沿朝向第一浮栅区域210的方向，其厚度从最厚的位置逐渐变薄(即下表面逐渐向上升高的形状)，从而使其下方的浮栅层205在对应位置形成斜面。

结合图2和图3d，执行步骤S4，去除剩余的氮化硅层209和剩余的垫氧化层207，去除第一局部氧化层211以及第二局部氧化层213，使浮栅层205在对应于第一局部氧化层211的表面形成第一斜面205a，浮栅层205在对应于第二局部氧化层213的表面形成第二斜面205b。经过步骤S1至S4，浮栅层205上表面发生了改变，此处仍然以标号205表示。

可以采用干法或者湿法刻蚀工艺去除剩余的氮化硅层209、剩余的垫氧化层207、第一局部氧化层211以及第二局部氧化层231，干法刻蚀的刻蚀气体可以是选自HBr、Cl₂、SF₆、O₂、N₂、NF₃、Ar、He和CF₄组成的组中的一种或几种，湿法刻蚀可选择氢氟酸或者磷酸溶液，但本发明不限于此，对例如氮化硅、二氧化硅等材质的去除是本领域的常用工艺，此处不再赘述。

优选方案中，可以采用对第一局部氧化层211(或第二局部氧化层213)与浮栅层205的刻蚀选择比较高的刻蚀条件以去除第一局部氧化层211和第二局部氧化层231，以利于浮栅层205未被局部氧化工艺氧化的部分得以保留，从而将对后续形成的浮栅的影响降到最小。

本实施例中，由于局部氧化工艺的鸟嘴效应，通过工艺控制，可使得第一局部氧化层211和第二局部氧化层213在第一浮栅区域210的与第二浮栅区域220相对的部分，其下表面为向上逐渐升高的形状，从而在去除第一局部氧化层211和第二局部氧化层213之后，对应的使浮栅层205上的第一斜面205a和第二斜面205b相对于半导体基底201的表面是倾斜的的形状，具体的，第一斜面205a和第二斜面205b在浮栅层205上是相对形成的，二者与所述半导体基底201形成的夹角均是锐角(大于0度小于90度)，并且第一斜面205a覆盖第一浮栅区域210的与第二浮栅区域220相对的边界，第二斜面205b覆盖第二浮栅区域220的与第一浮栅区域210相对的边界。

经过步骤S1至S4，本实施例首先形成了表面并非平坦的浮栅层205，具体在设计形成浮栅的第一浮栅区域210和第二浮栅区域220的相对一侧，浮栅层205具有与半导体基底201表面形成倾斜角度的第一斜面205a和第二斜面205b。

在以下的描述中，主要介绍在完成步骤S1至S4之后，本实施例的提高浮栅型闪存擦除效率的方法还可以包括的其他具体实施过程。

参照图3e，在浮栅层205表面依次叠加形成极间介质层215、控制栅层217以及控制栅硬掩模层219。

极间介质层215用以将浮栅和控制栅相隔，它的组成可以是氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide，ONO)堆叠层，ONO堆叠层的形成方法例如是先以热氧化法形成一层氧化硅后，利用化学气相沉积法于氧化硅层上形成氮化硅层，接着再用湿氢以及氧气氧化部分氮化硅层而形成另一层氧化硅层，ONO堆叠层的厚度例如分别是约至至至本发明极间介质层215可以不限于此，例如在某些实施例中，极间介质层211也可以包括高介电常数材料。

控制栅层217可包括与浮栅层205相同的材料，例如多晶硅，也可以包括掺杂离子，控制栅层217的厚度约至控制栅硬掩模层219用于在后续刻蚀过程中保护控制栅层217。控制栅硬掩模层219可包括氮化硅，可采用例如化学气相沉积工艺形成。

参照图3f，刻蚀控制栅硬掩模层219、控制栅层217以及极间介质层215以形成第一控制栅221和第二控制栅223，其中，第一控制栅221覆盖第一浮栅区域210，第二控制栅223覆盖第二浮栅区域220。具体的，可以利用控制栅光罩在同样的工艺条件下执行本步骤以形成第一控制栅221和第二控制栅223(即CG-PH工艺)。

如图3f所示，浮栅层205具有上述的不平坦表面(包括第一斜面205a和第二斜面205b)，由于第一浮栅区域210的与第二浮栅区域220相对的边界被露出，从而第一斜面205a被至少部分露出，并且，由于第二浮栅区域220的与第一浮栅区域210相对的边界被露出，从而第二斜面205b被至少部分露出。

参照图3g，形成控制栅侧墙225，控制栅侧墙225覆盖第一控制栅221和第二控制栅223以及控制栅硬掩模层219的侧壁；并且可利用控制栅硬掩模层219和控制栅侧墙225做为刻蚀阻挡层，刻蚀浮栅层205以在第一浮栅区域210形成第一浮栅227，并且在第二浮栅区域220形成第二浮栅229，其中第一浮栅227至少包括部分第一斜面205a，第二浮栅229至少包括部分第二斜面205b。

具体的，控制栅侧墙225可以包括二氧化硅，其厚度约至利用控制栅侧墙225作为保护，刻蚀下方的浮栅层205，即可在第一浮栅区域210形成第一浮栅227，并且在第二浮栅区域220形成第二浮栅229。可利用各向异性的干法刻蚀工艺形成控制栅侧墙225和第一浮栅227以及第二浮栅229，相关工艺可以是本领域常用的方法，此处不再赘述。

经过上述工艺，本实施例在在第一浮栅区域210和第二浮栅区域220均形成了叠栅结构，具体例如是包括第一浮栅227和第一控制栅221的第一叠栅结构，以及包括第二浮栅229和第二控制栅223的第一叠栅结构。需要说明的是，本实施例中，利用相同或相似的工艺形成了第一叠栅结构和第二叠栅结构，从而二者具有相同或相似的结构和功能，但在某些实施例中，第一叠栅结构和第二叠栅结构也可以加以不限于材料或工艺的区别方法，从而具有不同的结构和功能。

本实施例中，控制栅侧墙225可覆盖第一控制栅221和第二控制栅223的多个方向的侧壁，本领域技术人员可以理解，通过对浮栅层205的刻蚀，在第一浮栅227和第二浮栅229相背离的一侧，也暴露了覆盖有隧穿氧化层203的半导体基底201，后续可以用于形成浮栅型闪存的字线栅。

参考图3h，去除形成于第一控制栅221和第二控制栅223相对一侧的控制栅侧墙225并在去除范围形成侧壁介质层231，侧壁介质层231还覆盖相对一侧的第一浮栅227和第二浮栅229的侧壁。

本实施例中，由于浮栅层205在沿第一浮栅227和第二浮栅229相对的方向具有厚度逐渐增加的第一斜面205a和第二斜面205b，且第一斜面205a和第二斜面205b与半导体基底201的夹角均是锐角，从而在形成第一浮栅227和第二浮栅229时，由于控制栅侧墙225的阻挡作用，在第一浮栅227和第二浮栅229分别相对于第一控制栅221和第二控制栅223宽度延伸的方向，形成了拐角A，并且由于拐角A位于第一浮栅区域210和第二浮栅区域220的边界，因而其形状是锐角，与现有工艺中表面是平面的浮栅层相比，拐角A的角度更小，在后续形成的浮栅型闪存工作过程中，拐角A处形成的局部电场更强，可以提高浮栅型闪存的擦除栅通过该拐角A的区域进行擦除操作的效率，即在适当电压条件下，第一浮栅227和第二浮栅229中的电子更容易通过它们与擦除栅之间的通道流向擦除栅，也就越容易实现擦除，并且，形状更尖的拐角A能降低电子从擦除栅反向隧穿到第一浮栅227和第二浮栅229的可能性。

本实施例中，可以仅去除形成于第一控制栅221和第二控制栅223相对一侧的控制栅侧墙225，以便露出第一浮栅227和第二浮栅229上的拐角A。

去除介于第一控制栅221和第二控制栅223相对一侧的控制栅侧墙225之后，可以在控制栅侧墙225被去除的区域形成侧壁介质层231，侧壁介质层231可利用化学气相沉积工艺形成，侧壁介质层231可包括例如氧化硅等绝缘材料，优选的，侧壁介质层231的厚度小于控制栅侧墙225的厚度，约至以便使拐角A突出于第一叠栅结构和第二叠栅结构的侧壁。

本实施例中，侧壁介质层231不仅覆盖控制栅侧墙225被去除的范围，还覆盖相对一侧的第一浮栅227和第二浮栅229的侧壁，并且除了覆盖第一叠栅结构和第二叠栅结构相对一侧的侧壁之外，还覆盖二者相背离一侧的侧壁，在另一实施例中，侧壁介质层231并不覆盖第一叠栅结构和第二叠栅结构相背离一侧的侧壁，例如在后续形成字线栅的一侧，在第一浮栅227和第二浮栅229的侧壁可以利用其他工艺形成侧壁介质层。

参照图3i，本实施例中，形成侧壁介质层231之后，还可在第一浮栅区域210和第二浮栅区域220之间的半导体基底201上形成擦除栅233。

可以在第一叠栅结构和第二叠栅结构之间的半导体基底201以及第一叠栅结构和第二叠栅结构相对的侧壁上，先形成擦除栅氧化层(未示出)，之后再形成覆盖擦除栅氧化层的擦除栅233。擦除栅233可包括多晶硅，也可包括掺杂离子，具体的，可先在擦除栅氧化层表面形成较厚的擦除栅层，擦除栅层可利用化学气相沉积工艺形成，例如可先沉积较厚的多晶硅，使其覆盖擦除栅氧化层并高于控制栅硬掩模层219，使该多晶硅材料覆盖第一叠栅结构和第二叠栅结构，接着进行平坦化例如进行化学机械研磨(CMP)工艺，暴露出控制栅硬掩模层219的上表面，然后对平坦化后的多晶硅进行干法刻蚀，形成擦除栅233。在半导体基底201上方，擦除栅233的厚度约至擦除栅233可以与第一控制栅221和/或第二控制栅223的上表面齐平。在另外的实施例中，擦除栅233也可以高于或者低于第一控制栅221或第二控制栅223的上表面。

在形成擦除栅233之后，擦除栅233通过侧壁介质层231覆盖了第一浮栅227和第二浮栅229相对一侧的部分区域，尤其覆盖了形成有拐角A的区域，对应的擦除栅233也形成了内凹的角的形状，由于拐角A相对于现有工艺形状更尖(锐角)，从而擦除栅233的内凹的角也相对于现有工艺更尖锐一些，在浮栅型闪存进行擦除操作时，由于形成的局部电场越强，可以提高擦除效率。

本实施例中，在形成擦除栅层时，还可以在第一叠栅结构和第二叠栅结构相背离的半导体基底201上，形成字线栅层，后续在形成擦除栅233之后，可对字线栅层进行光刻和干法刻蚀，从而形成字线栅235。

通过包括以上步骤的方法，可以在半导体基底201上形成浮栅型闪存的一个或多个存储单元，从而得到浮栅型闪存200。相对于现有工艺来说，利用本实施例所描述的提高浮栅型闪存擦除效率的方法，所形成的浮栅型闪存200在被擦除栅233覆盖的区域，第一浮栅227以及第二浮栅229上的拐角A形状更尖，在适当电压条件下，第一浮栅227以及第二浮栅229中的电子更容易越过与擦除栅233之间的通道流向擦除栅233，也就更容易实现擦除，从而擦除效率更高，并且，形状更尖的拐角A能降低电子从擦除栅233反向隧穿到第一浮栅227以及第二浮栅229的可能性。

需要说明的是，上述步骤并不是形成本实施例要得到的浮栅型闪存200的唯一步骤，在执行上述步骤的过程中，也可以增加或减少某一个或几个步骤，例如，在某些实施例中，还可以增加在第一浮栅区域210和第二浮栅区域220周围形成源极区和漏极区的步骤。

利用包括上述提高浮栅型闪存擦除效率的方法的半导体工艺，可以形成浮栅型闪存200，可将浮栅型闪存200用于集成电路，本实施例中，浮栅型闪存200可以属于随机存取存储器、动态随机存储存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路、掩埋式DRAM和数字射频存储器中的一种或多种。利用上述方法，在浮栅型闪存200被擦除栅覆盖的区域，浮栅的拐角A形状更尖，在适当电压条件下，浮栅中的电子更容易越过与擦除栅之间的通道流向擦除栅，也就更容易实现擦除，从而擦除效率更高，并且，形状更尖的拐角A能降低电子从擦除栅反向隧穿到浮栅的可能性。

需要说明的是，本实施例中采用递进的方式描述，在后的方法和结构的描述重点说明的都是与在前的方法和结构的不同之处，对于本实施例公开的结构而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。