半导体器件及其制造方法与流程
本发明涉及制造半导体集成电路的方法，并且更具体地，涉及制造包括负电容场效应晶体管(NC-FET)的半导体器件的方法和半导体器件。
背景技术：
亚阈值摆幅是晶体管的电流-电压特性的一个特征。在亚阈值区域中，漏极电流的特性与正向偏压二极管的指数型增长的电流类似。在该金属氧化物半导体(MOS)FET工作区域中，在漏极、源极和体电压均固定的条件下，漏极电流与栅极电压的对数曲线将呈现出近似对数线性特性。为了改进亚阈值性能，已经提出了使用铁电材料的负电容场效应晶体管(NC-FET)。
技术实现要素：
本发明的实施例提供了一种半导体器件，包括：第一沟道区域，设置在衬底上方；以及第一栅极结构，设置在所述第一沟道区域上方，其中：所述第一栅极结构包括：栅极介电层，设置在所述第一沟道区域上方；下导电栅极层，设置在所述栅极介电层上方；铁电材料层，设置在所述下导电栅极层上方；和上导电栅极层，设置在所述铁电材料层上方，以及所述铁电材料层与所述栅极介电层和所述下导电栅极层直接接触，并且具有U形截面。
本发明的另一实施例提供了一种半导体器件，包括：第一场效应晶体管(FET)；以及第二场效应晶体管，其中：所述第一场效应晶体管的栅极结构包括：第一栅极介电层，由介电材料制成；第一导电层，由第一导电材料制成；第二导电层，由第二导电材料制成；和第一栅极盖绝缘层，设置在所述第二导电层上，所述第二场效应晶体管的栅极结构包括：第二栅极介电层，由所述介电材料制成；第三导电层，由所述第一导电材料制成；铁电材料层，设置在所述第二栅极介电层和所述第三导电层上方；第四导电层，设置在所述铁电材料层上方；和第二栅极盖绝缘层，设置在所述第四导电层上。
本发明的又一实施例提供了一种制造半导体器件的方法，包括：形成鳍式场效应晶体管(FinFET)结构，所述鳍式场效应晶体管结构具有包括沟道区域的鳍结构和设置在所述沟道区域上方的伪栅极结构；去除所述伪栅极结构，从而形成栅极间隔；在所述沟道区域上方的所述栅极间隔中形成栅极介电层；在所述栅极介电层上方形成下栅电极层；使所述栅极介电层和所述下栅电极层凹进，从而形成凹进的栅极间隔；在所述凹进的栅极间隔中的凹进的栅极介电层和凹进的下栅电极层上形成铁电材料层；以及在所述铁电材料层上形成上栅电极层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明的一些实施例的NC-FET的示例性结构。
图2示出了根据本发明的一些实施例的示出用于制造半导体器件的各个阶段的一个的示例性截面图。
图3示出了根据本发明的一些实施例的示出用于制造半导体器件的各个阶段的一个的示例性截面图。
图4示出了根据本发明的一些实施例的示出用于制造半导体器件的各个阶段的一个的示例性截面图。
图5示出了根据本发明的一些实施例的示出用于制造半导体器件的各个阶段的一个的示例性截面图。
图6A示出了根据本发明的一些实施例的示出用于制造半导体器件的各个阶段的一个的示例性立体图，并且图6B和图6C示出了根据本发明的一些实施例的示出用于制造半导体器件的各个阶段的一个的示例性截面图。
图7示出了根据本发明的一些实施例的示出用于制造半导体器件的各个阶段的一个的示例性截面图。
图8示出了根据本发明的一些实施例的示出用于制造半导体器件的各个阶段的一个的示例性截面图。
图9A和图9B示出了根据本发明的一些实施例的示出用于制造半导体器件的各个阶段的一个的示例性截面图。
图10示出了根据本发明的一些实施例的示出用于制造半导体器件的各个阶段的一个的示例性立体图。
图11示出了根据本发明的一些实施例的示出用于制造半导体器件的各个阶段的一个的示例性截面图。
图12示出了根据本发明的一些实施例的示出用于制造半导体器件的各个阶段的一个的示例性立体图。
图13A示出了根据本发明的一些实施例的示出用于制造半导体器件的各个阶段的一个的示例性立体图。图13B示出了根据本发明的一些实施例的示出用于制造半导体器件的各个阶段的一个的示例性截面图。
图14示出了根据本发明的一些实施例的示出用于制造半导体器件的各个阶段的一个的示例性截面图。
图15A示出了根据本发明的一些实施例的示出用于制造半导体器件的各个阶段的一个的示例性立体图。图15B示出了根据本发明的一些实施例的示出用于制造半导体器件的各个阶段的一个的示例性截面图。
图16A示出了根据本发明的一些实施例的示出用于制造半导体器件的各个阶段的一个的示例性立体图。图16B示出了根据本发明的一些实施例的示出用于制造半导体器件的各个阶段的一个的示例性截面图。
图17A示出了根据本发明的一些实施例的示出用于制造半导体器件的各个阶段的一个的示例性立体图。图17B示出了根据本发明的一些实施例的示出用于制造半导体器件的各个阶段的一个的示例性截面图。
图18A示出了根据本发明的一些实施例的示出用于制造半导体器件的各个阶段的一个的示例性立体图。图18B示出了根据本发明的一些实施例的示出用于制造半导体器件的各个阶段的一个的示例性截面图。
图19A示出了根据本发明的一些实施例的示出用于制造半导体器件的各个阶段的一个的示例性立体图。图19B示出了根据本发明的一些实施例的示出用于制造半导体器件的各个阶段的一个的示例性截面图。
图20A示出了根据本发明的一些实施例的半导体器件的示例性截面图。图20B示出了根据本发明的一些实施例的NC-FinFET部分的示例性截面图，并且图20C示出了根据本发明的一些实施例的常规FinFET的示例性截面图。
图21A至图21D示出了根据本发明的各个实施例的示出用于制造半导体器件的各个阶段的一个的示例性截面图。
图22A至图22D示出了根据本发明的各个实施例的示出用于制造半导体器件的各个阶段的一个的示例性截面图。
图23A至图23D示出了根据本发明的各个实施例的示出用于制造半导体器件的各个阶段的一个的示例性立体图。
图24A至图24D示出了根据本发明的各个实施例的示出用于制造半导体器件的各个阶段的一个的示例性截面图。
图25A至图25D示出了根据本发明的各个实施例的示出用于制造半导体器件的各个阶段的一个的示例性截面图。
图26A至图26D示出了根据本发明的各个实施例的示出用于制造半导体器件的各个阶段的一个的示例性截面图。
图27A和图27B示出了根据本发明的各个实施例的示出半导体器件的栅极结构的示例性截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清晰的目的，各个部件可以以不同的比例任意地绘制。在随后的附图中，为了简化，可以省略一些层/部件。
此外，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由…制成”可以意味着“包括”或“由…组成”。此外，在以下制造工艺中，在描述的操作中/之间可以存在一个或多个额外的操作，并且操作的顺序可以改变。
以下实施例公开了用于具有亚阈值摆幅改进的多阈值电压负电容鳍式场效应晶体管(NC-FinFET)的嵌入式铁电金属-绝缘体-金属(MIM)电容器结构，以及用于将多阈值电压NC-FinFET和FinFET集成在单个芯片中的混合后栅极制造方法。
随着晶体管尺寸的按比例缩小，电压(例如，电源电压)的持续按比例缩小对于超低功率器件是相当重要的。然而，电压按比例缩小将遇到60mV/dec的亚阈值摆幅的物理限制的瓶颈，伴随着更高的关态漏电流。在MOSFET的栅电极(内部栅极)上引入负铁电金属-绝缘体-金属(MIM)电容器的NC-FET将克服这个问题。
NC-FET的示例性结构如图1所示。NC-FET包括衬底200、沟道201以及源极和漏极202。源极和漏极202适当地掺杂有杂质。此外，源极和漏极以及沟道(有源区域)由隔离绝缘层围绕，诸如，由例如氧化硅制成的浅沟槽隔离(STI)。
第一栅极介电层203设置在沟道201上方。在一些实施例中，第一栅极介电层203由诸如氧化硅的氧化物或氮氧化硅制成。在其它实施例中，第一栅极介电层203包括一个或多个高k介电(氧化物)层(例如，具有大于约3.9的介电常数)。
用作内部栅极的第一栅电极204设置在第一栅极介电层203上。第一栅电极204可以是选自W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和Zr的组的金属。在一些实施例中，第一栅电极204包括选自TiN、WN、TaN和Ru的组的金属。可以使用诸如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni和Ni-Ta的金属合金和/或可以使用诸如WNx、TiNx、MoNx、TaNx和TaSixNy的金属氮化物。在一些实施例中，TiN用作第一栅电极204。
由铁电材料制成的第二栅极介电层205形成在第一栅电极204上。
此外，用作外部栅极的第二栅电极206设置在第二栅极介电层205上。第二栅电极206可以是选自W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和Zr的组的金属。第二栅电极206由与第一栅电极204相同的材料或不同的材料制成。
沟道201、栅极介电层203和第一栅电极204构成MOS(金属氧化物半导体)结构并且第一栅电极204、铁电层205和第二栅电极206构成MIM(金属-绝缘体-金属)结构。
由第一栅电极204、铁电层205和第二栅电极206形成的铁电MIM电容器两端的电压(VFE)由铁电方程：VFE＝(2αQ+4βQ3)*TFE计算，其中，α和β是各向异性常数，Q是表面电荷密度并且TFE是铁电层厚度。当在铁电MIM电容器上施加电压时，内部栅极(层204)电压由于铁电MIM电容器两端的感应负电压而被放大，产生用于NC-FET的低于60mV/dec的亚阈值摆幅。即使当铁电MIM电容器与MOSFET串联连接时，本征MOSFET的传输物理结构也仍保持不变。NC-FET的主要性能增益是亚阈值摆幅的减小，这不仅提供了更小的电压的益处，而且也提供了更低的关态漏电流的益处。
当通过先栅极工艺流程形成FET时，栅极介电层可能由于随后的工艺而退化，包括引起不受控制的阈值电压、更高的栅极漏电流和不充分的可靠性问题的高温热处理。相反，在后栅极工艺流程中，由于低的热预算，可以实现可调节的阈值电压和更好的栅极电介质质量。
然而，在后栅极工艺流程中，随着FET(特别是鳍式场FET(FinFET))的尺寸变得更小，在去除伪栅极之后，栅极间隔和鳍间隔的高宽比变得更高，并且之后铁电层和外部栅电极的共形沉积变得更困难。
此外，半导体器件包括多阈值电压(Vth)晶体管，例如，n沟道超低阈值电压(N-uLVT)FET、n沟道标准阈值电压(N-SVT)FET、p沟道标准阈值电压(P-SVT)FET和p沟道超低阈值电压(P-uLVT)FET制造为具有不同的功函调整金属(WFM)厚度。在栅极间隔上沉积不同厚度的WFM之后，获得栅极间隔的不同高宽比，这使得随后的铁电层和外部栅电极层的形成困难。
例如，对于具有最薄WFM的P-uLVT FET，在鳍的顶部上形成共形的铁电层和外部栅电极层。然而，对于具有较厚WFM的N-uLVT FET、N-SVT FET和P-SVT FET，铁电层可以完全地填充栅极间隔，并且外部栅极层可能没有填充栅极间隔。在这种情况下，在鳍的顶部上形成厚度相对较厚和面积相对较小的铁电层。然而，在一些情况下，因为栅极间隔填充有铁电层，所以没有在栅极间隔中形成外部栅电极以形成MIM结构。
从电路运行的角度来看，如果常规FinFET和NC-FinFET共存在一个半导体器件(芯片)中，则电路设计将具有更大的灵活性。例如，在功率门控技术中，可以通过与大面积开关FinFET串联连接来减小受控逻辑块的待机功率。通常，对于开关晶体管，如果用多阈值电压NC-FinFET替代FinFET，则可以大大减小开关晶体管的面积消耗和待机功率，而逻辑块仍可以保持与FinFET结构相同的电路功能。
在以下实施例中，将描述用于将FinFET和NC-FinFET集成在单个芯片中的方法和结构。
图2至图19B示出了根据本发明的一些实施例的用于制造FinFET和NC-FinFET的各个阶段的示例性视图。应该理解，可以在图2至图19B所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。
在本发明中，采用后栅极工艺，并且对于常规FinFET和NC-FinFET，图2至图14所示的操作相同。
在衬底10上方形成掩模层15。例如，通过热氧化工艺和/或化学汽相沉积(CVD)工艺形成掩模层15。
在一些实施例中，衬底10由合适的元素半导体，诸如硅、金刚石或锗；合适的合金半导体或化合物半导体，诸如IV族化合物半导体(硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn、SiSn、SiGeSn)、III-V族化合物半导体(例如，砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铟(InAs)、磷化铟(InP)、锑化铟(InSb)、磷砷化镓(GaAsP)或磷化镓铟(GaInP))等制成。此外，衬底200可以包括外延层(epi层)，该外延层可以是应变的以用于性能增强，和/或可以包括绝缘体上硅(SOI)结构。当衬底10是Si时，Si衬底是例如具有在从约1×1015cm-3至约1×1016cm-3的范围内的杂质浓度的p型硅或锗衬底。在其它实施例中，该衬底是具有在从约1×1015cm-3至约1×1016cm-3的范围内的杂质浓度的n型硅或锗衬底。
例如，在一些实施例中，掩模层15包括垫氧化物(例如，氧化硅)层15A和氮化硅掩模层15B。
可以通过使用热氧化或CVD工艺形成垫氧化物层15A。可以通过诸如溅射方法的物理汽相沉积(PVD)、CVD、等离子体增强化学汽相沉积(PECVD)、大气压化学汽相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)、原子层沉积(ALD)和/或其它工艺形成氮化硅掩模层15B。
在一些实施例中，垫氧化物层15A的厚度在从约2nm至约15nm的范围内，并且氮化硅掩模层15B的厚度在从约2nm至约50nm的范围内。在掩模层上方进一步形成掩模图案。例如，掩模图案是通过光刻操作形成的光刻胶图案。
如图2所示，通过使用掩模图案作为蚀刻掩模，形成垫氧化物层和氮化硅掩模层的硬掩模图案15。
之后，如图3所示，通过使用硬掩摸图案15作为蚀刻掩模，通过使用干蚀刻方法和/或湿蚀刻方法的沟槽蚀刻将衬底10图案化成鳍结构20。
在图3中，三个鳍结构20设置在衬底10上方。然而，鳍结构的数量不限于三个。该数量可以小至一个或多于三个。此外，一个或多个伪鳍结构可以设置为邻近鳍结构20的两侧以改进图案化工艺中的图案保真度。
鳍结构20可以由与衬底10相同的材料制成并且可以从衬底10连续延伸。在该实施例中，鳍结构由Si制成。鳍结构20的硅层可以是固有的或适当地掺杂有n型杂质或p型杂质。
在一些实施例中，鳍结构20的宽度W1在从约5nm至约40nm的范围内，并且在其它实施例中，在从约7nm至约12nm的范围内。在一些实施例中，两个鳍结构之间的间隔S1在从约10nm至约50nm的范围内。在一些实施例中，鳍结构20的高度(沿Z方向)在从约100nm至约300nm的范围内，并且在其它实施例中，在从约50nm至约100nm的范围内。
位于栅极结构40(见图6A)下方的鳍结构20的下部分可以称为阱区域，并且鳍结构20的上部分可以称为沟道区域。在栅极结构40下方，阱区域嵌入在隔离绝缘层30(见图6A)内，并且沟道区域从隔离绝缘层30突出。沟道区域的下部分也可以嵌入在隔离绝缘层30内约1nm至约5nm的深度。
在一些实施例中，阱区域的高度在从约60nm至100nm的范围内，并且沟道区域的高度在从约40nm至60nm的范围内，并且在其它实施例中，在从约38nm至约55nm的范围内。
如图4所示，在形成鳍结构20之后，进一步蚀刻衬底10以形成台状件10M。在其它实施例中，首先形成台状件10M，并且之后形成鳍结构20。
在形成鳍结构20和台状件10M之后，在鳍结构之间的间隔中和/或一个鳍结构与在衬底10上方形成的另一元件之间的间隔中形成隔离绝缘层30。隔离绝缘层30也可以称为“浅沟槽隔离(STI)”层。用于隔离绝缘层30的绝缘材料可以包括氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、氟掺杂的硅酸盐玻璃(FSG)或低k介电材料的一层或多层。通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成隔离绝缘层。在可流动CVD中，可以沉积可流动介电材料，而不是氧化硅。顾名思义，可流动介电材料在沉积期间可以“流动”以填充具有高高宽比的间隙或间隔。通常，各种化学物质添加至含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键。可流动介电前体(特别地，可流动氧化硅前体)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢-聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(诸如三甲硅烷基胺(TSA))。这些可流动氧化硅材料在多个操作工艺中形成。在沉积可流动膜之后，将可流动膜固化并且之后使可流动膜退火以去除不期望的元素以形成氧化硅。当去除不期望的元素时，可流动膜致密和收缩。在一些实施例中，实施多个退火工艺。使可流动膜固化和退火多于一次。可流动膜可以掺杂有硼和/或磷。
如图5所示，隔离绝缘层30首先形成为厚层以使鳍结构嵌入在厚层内，并且使厚层凹进以暴露鳍结构20的上部。在一些实施例中，从隔离绝缘层30的上表面的鳍结构的高度H1在从约20nm至约100nm的范围内，并且在其它实施例中，在从约30nm至约50nm的范围内。在使隔离绝缘层30凹进之后或之前，可以实施例如退火工艺的热工艺以改进隔离绝缘层30的质量。在某些实施例中，通过在诸如N2、Ar或He环境的惰性气体环境中在从约900℃至约1050℃的范围内的的温度下使用快速热退火(RTA)实施热工艺约1.5秒至约10秒。
如图6A至图6C所示，在形成隔离绝缘层30之后，在鳍结构20上方形成栅极结构40。图6A是示例性立体图，图6B是沿着图6A的线a-a的示例性截面图，并且图6C是沿着图6A的线b-b的示例性截面图。
如图6A所示，栅极结构40在X方向上延伸，而鳍结构20在Y方向上延伸。
为了制造栅极结构40，在隔离绝缘层30和暴露的鳍结构20上方形成介电层和多晶硅层，并且之后实施图案化操作以获得包括由多晶硅制成的栅极图案44和介电层42的栅极结构。在一些实施例中，通过使用硬掩摸图案化多晶硅层并且硬掩模保留在栅极图案44上作为盖绝缘层46。硬掩模(盖绝缘层46)包括绝缘材料的一层或多层。在一些实施例中，盖绝缘层46包括在氧化硅层上方形成的氮化硅层。在其它实施例中，盖绝缘层46包括在氮化硅层上方形成的氧化硅层。可以通过CVD、PVD、ALD、电子束蒸发或其它合适的工艺形成用于盖绝缘层46的绝缘材料。在一些实施例中，介电层42可以包括氧化硅、氮化硅、氮氧化硅或高k电介质的一层或多层。在一些实施例中，介电层42的厚度在从约2nm至约20nm的范围内，并且在其它实施例中，在从约2nm至约10nm的范围内。在一些实施例中，栅极结构的高度H2在从约50nm至约400nm的范围内，并且在其它实施例中，在从约100nm至约200nm的范围内。
在本实施例中，采用栅极置换技术，并且栅极图案44和介电层42分别是随后去除的伪栅电极和伪栅极介电层。因此，栅极结构40是伪栅极结构。
此外，在栅极图案的两侧上形成栅极侧壁间隔件48。侧壁间隔件48包括诸如SiO2、SiN、SiON、SiOCN或SiCN或任何其它合适的介电材料的绝缘材料的一层或多层，其可以通过CVD、PVD、ALD、电子束蒸发或其它合适的工艺形成。低k介电材料可以用作侧壁间隔件。通过形成绝缘材料的毯式层并且实施各向异性蚀刻来形成侧壁间隔件48。在一个实施例中，侧壁间隔件层由诸如SiN、SiON、SiOCN或SiCN的氮化硅基材料制成。
之后，如图7所示，通过干蚀刻和/或湿蚀刻操作使鳍结构20的上部凹进。在一些实施例中，使鳍结构20的上部向下凹进(蚀刻)至等于或低于隔离绝缘层30的上表面的水平。
之后，如图8所示，在凹进的鳍结构20上方形成外延源极/漏极结构60。外延源极/漏极结构60由半导体材料的一层或多层制成，该半导体材料具有与鳍结构20(沟道区域)不同的晶格常数。当鳍结构由Si制成时，外延源极/漏极结构60包括用于n沟道FinFET的SiP、SiC或SiCP以及用于p沟道FinFET的SiGe或Ge。在凹进的鳍结构的上部上方外延形成外延源极/漏极结构60。由于形成鳍结构20的衬底的晶体取向，因此外延源极/漏极结构60横向生长并且具有六边形形状。在其它实施例中，获得类金刚石形状。
可以通过使用含Si气体(诸如SiH4、Si2H6或SiCl2H2)、含Ge气体(诸如GeH4、Ge2H6或GeCl2H2)、含C气体(诸如CH4或C2H6)和/或掺杂气体(诸如PH3)在约80至150托的压力下在约600至800℃的温度下生长源极/漏极外延层60。可以通过单独的外延工艺形成用于n沟道FET的源极/漏极结构以及用于p沟道FET的源极/漏极结构。
在一些实施例中，在相应的凹进的鳍结构20上单独形成源极/漏极外延层60。在其它实施例中，在每个凹进的鳍结构20上方形成的邻近的外延源极/漏极结构合并。在这种情况下，可以在合并的外延源极/漏极结构60和隔离绝缘层30的上表面之间形成空隙或间隙(气隙)。
随后，在源极/漏极外延层60和伪栅极结构40上方形成蚀刻停止层(ESL)62。此外，在ESL 62上方形成第一层间介电(ILD)层70。在一些实施例中，在ILD层上方形成额外的介电层72。此外，实施诸如化学机械抛光的平坦化操作，从而获得图9A和图9B的结构。图9A是沿着X方向的示例性截面图，并且图9B是沿着Y方向的示例性截面图。通过平坦化工艺，暴露了伪栅电极44的上表面。
第一ILD层70可以包括单层或多层。在一些实施例中，ILD层70包括SiO2、SiCN、SiOC、SiON、SiOCN、SiN或低k材料，但是可以使用其它合适的介电膜。可以通过CVD、PECVD或ALD、FCVD或旋涂玻璃工艺形成ILD层70。额外的介电层72由与ILD层70不同的材料制成并且由SiO2、SiCN、SiOC、SiON、SiOCN、SiN或任何其它合适的介电材料的一层或多层制成。在某些实施例中，额外的介电层72由SiN制成。
图10至图18B示出了根据本发明的一些实施例的用于制造常规FinFET和NC-FinFET的各个阶段。
图10示出了通过去除伪栅电极44和伪栅极介电层42形成栅极间隔90之后的示例性立体图。在图10中，用于NC-FinFET的结构和用于常规FinFET的结构设置为彼此邻近，其中，第一ILD层70插入在它们之间。当然，用于NC-FinFET的结构和用于常规FinFET的结构可以不必设置为彼此邻近。
在去除伪栅电极44和伪栅极介电层42之后，在栅极间隔90中暴露变成沟道的鳍结构20的上部24，而鳍结构20的下部22嵌入在隔离绝缘层30内。在一些实施例中，在鳍结构20的下部22上形成第一鳍衬垫层26，并且在第一鳍衬垫层26上形成第二鳍衬垫层28。在一些实施例中，衬垫层的每个均具有介于约1nm和约20nm之间的厚度。在一些实施例中，第一鳍衬垫层26包括氧化硅并且具有介于约0.5nm和约5nm之间的厚度，并且第二鳍衬垫层28包括氮化硅并且具有介于约0.5nm和约5nm之间的厚度。可以通过诸如物理汽相沉积(PVD)、化学汽相沉积(CVD)或原子层沉积(ALD)的一种或多种工艺沉积衬垫层，但是可以利用任何可接受的工艺。
如图11所示，在去除伪栅电极44和伪栅极介电层42之后，在鳍结构的上部24(沟道)、包括ILD层70、侧壁间隔件48和介电层72的绝缘结构的侧面上方共形地形成栅极介电层100。图11是对应图10的线Y1-Y1的截面图。
在一些实施例中，栅极介电层100包括一个或多个高k介电层(例如，具有大于约3.9的介电常数)。例如，一个或多个栅极介电层可以包括Hf、Al、Zr、它们的组合以及它们的多层的金属氧化物或硅酸盐的一层或多层。其它合适的材料包括金属氧化物、金属合金氧化物以及它们的组合形式的La、Mg、Ba、Ti、Pb、Zr。示例性材料包括MgOx、BaTixOy、BaSrxTiyOz、PbTixOy、PbZrxTiyOz、SiCN、SiON、SiN、Al2O3、La2O3、Ta2O3、Y2O3、HfO2、ZrO2、GeO2、ZrO2、HfZrO2、Ga2O3、Gd2O3、TaSiO2、TiO2、HfSiON、YGexOy、YSixOy和LaAlO3等。栅极介电层100的形成方法包括分子束沉积(MBD)、ALD、PVD等。在一些实施例中，栅极介电层100具有约0.5nm至约5nm的厚度。
在一些实施例中，可以在形成栅极介电层100之前，在沟道24上方形成界面层(未示出)，并且在界面层上方形成栅极介电层100。界面层有助于缓冲随后形成的高k介电层与下面的半导体材料。在一些实施例中，界面层是可以通过化学反应形成的化学氧化硅。例如，可以使用去离子水+臭氧(DIO3)、NH4OH+H2O2+H2O(APM)或其它方法形成化学氧化硅。其它实施例可以对界面层利用不同的材料或工艺。在实施例中，界面层具有约0.2nm至约1nm的厚度。
随后，如图12所示，在栅极介电层100上方形成功函调整金属(WFM)层110。
WFM层110由导电材料的一层或多层制成，诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或这些材料的两种或多种的多个层。对于n沟道FinFET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi的一种或多种用作功函调整层，并且对于p沟道FinFET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一种或多种用作功函调整层。
可以选择用于FET的类型(p或n)和工作电压的WFM层110的厚度和材料。如图12所示，当WFM层110的厚度相对于栅极间隔90的高宽比较小时，WFM层110可以共形地形成在其上形成栅极介电层100的栅极间隔90的底面和侧面上，从而使得栅极间隔90部分地填充有WFM层110。当WFM层110的厚度相对于栅极间隔90的高宽比较大时，WFM层110填充了其上形成栅极介电层100的栅极间隔90。
之后，如图13A和图13B所示，在WFM层110上方形成用于NC-FET的第一栅电极(内部栅极)和用于常规FET的金属栅电极的第一导电层115。图13B是对应图13A的线Y1-Y1的截面图。第一导电层115填充了栅极间隔90，并且可以形成在绝缘结构上方。
用于第一导电层115的导电材料包括选自W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt、Zr、TiN、WN、TaN、Ru、合金(诸如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni)、WNx、TiNx、MoNx、TaNx和TaSixNy的组的一种或多种材料。在一个实施例中，W用作第一导电层115。在一些实施例中，可以使用诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺形成第一导电层115。
随后，如图14所示，实施诸如CMP的平坦化工艺以去除过量的材料。通过这种操作，形成用于常规FET的金属栅极结构(除了栅极盖绝缘层之外)。
之后，用于常规FET的结构由如图15A所示的掩模层95覆盖，并且通过使用蚀刻操作使用于NC-FET的第一导电层115、WFM层110和栅极介电层100凹进，从而形成如图15A和图15B所示的凹进的栅极间隔92。图15B是对应图15A的线Y1-Y1的截面图。掩模层95可以是光刻胶图案或硬掩模图案。
在一些实施例中，剩余的第一导电层115的从沟道24的高度H11在从约5nm至约50nm的范围内。在某些实施例中，由于不同的蚀刻速率，蚀刻WFM层110多于第一导电层115，并且剩余的第一导电层115从WFM层110突出。在某些实施例中，没有蚀刻栅极介电层100。在凹槽蚀刻之后，去除掩模层95。
之后，如图16A和图16B所示，在凹进的栅极间隔92中依次形成铁电层120、导电衬垫层125和第二导电层130。图16B是对应图16A的线Y1-Y1的截面图。
铁电层120由选自Pb3Ge5O11(PGO)、锆钛酸铅(PZT)、SrBi2Ta2O9(SBT或SBTO)、SrB4O7(SBO)、SraBibTacNbdOx(SBTN)、SrTiO3(STO)、BaTiO3(BTO)、(BixLay)Ti3O12(BLT)、LaNiO3(LNO)、YMnO3、ZrO2、硅酸锆、ZrAlSiO、HfO2、HfZrO2、硅酸铪、HfAlO、LaAlO、氧化镧、掺杂有Si的HfO2(HfSiOx)和Ta2O5组成的组的一种或多种材料制成。在一些实施例中，PbZr0.5Ti0.5O3或Hf0.5Zr0.5O2用作铁电层120。
在一些实施例中，铁电层120的厚度在从约1nm至约20nm的范围内，并且可以通过诸如ALD或CVD的合适的工艺形成。如图16B所示，在一些实施例中，共形地形成铁电层120。
导电衬垫层125是用于第二导电层的粘合层，并且例如由Ti、Ta、TiN和/或TaN制成。在一些实施例中，导电衬垫层125的厚度在从约0.5nm至约10nm的范围内，并且可以通过诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺形成。如图16B所示，在一些实施例中，共形地形成导电衬垫层125。
第二导电层130由与第一导电层115相同或类似的材料制成，并且可以使用诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺形成。在一个实施例中，W用作第二导电层130。
在第二导电层130之后，实施退火操作，从而将铁电层的相从多晶结构转变成晶体结构，例如，呈现铁电性的正交晶结构。在一些实施例中，退火操作包括在介于约400℃至约900℃之间的温度下实施的快速热退火(RTA)。
随后，如图17A和图17B所示，实施诸如CMP的平坦化操作以去除过量的材料。图17B是对应图17A的线Y1-Y1的截面图。通过这种操作，暴露了侧壁间隔件48、ESL层62和介电层72的上部。通过平坦化操作去除在常规FET区域中形成的铁电层120和导电衬垫层125。
之后，如图18A和图18B所示，实施凹槽蚀刻操作，从而减小用于NC-FinFET的栅极结构的高度以及用于常规FET的栅极结构的高度并且形成第二凹进的栅极间隔94。
此外，如图19A和图19B所示，在凹槽蚀刻操作之后，在第二凹进的栅极间隔94中形成栅极盖层140以保护栅电极在随后的工艺期间免受损坏。在一些实施例中，栅极盖层140包括SiO2、SiCN、SiON、SiN、Al2O3、La2O3、SiN、它们的组合等，但是可以使用其它合适的介电膜。例如，可以使用CVD、PVD、旋涂玻璃等形成栅极盖层140。可以使用其它合适的工艺步骤。可以实施诸如CMP的平坦化工艺以去除过量的材料。如图19A和图19B所示，在一些实施例中，在平坦化操作期间，也去除了介电层72。在一些实施例中，在平坦化工艺之后，栅极盖层140的厚度在从约5nm至约50nm的范围内。
图20A示出了根据本发明的一些实施例的沿着X方向的半导体器件的示例性截面图。图20B示出了根据本发明的一些实施例的沿着Y方向的NC-FinFET部分的示例性截面图，并且图20C示出了根据本发明的一些实施例的沿着Y方向的常规FinFET部分的示例性截面图。
如图20A所示，NC-FinFET部分包括由第二导电层130、导电衬垫层125、铁电层120和第一导电层115形成的MIM结构以及由第一导电层115、WFM层110、栅极介电层100和沟道24形成的MOS结构，而常规FinFET部分仅包括MOS结构。
如图20B所示，在NC-FinFET部分中，MIM结构的上表面是基本平坦的。换句话说，栅极盖绝缘层140的底部是基本平坦的，这意味着变化小于1.0nm。
位于沟道(鳍结构的上部)24之上的WFM层110的厚度H21根据NC-FET的类型(导电类型和/或工作电压)而变化，并且在一些实施例中，在从约0.5nm至约20nm的范围内。在一些实施例中，位于沟道24之上的第一导电层115的厚度H22在从约5nm至约50nm的范围内。在一些实施例中，位于第一导电层(内部栅极)115之上的铁电层120的厚度H23在从约2nm至约20nm的范围内。在一些实施例中，位于第一导电层(内部栅极)115之上的导电衬垫层125的厚度H24在从约0.5nm至约10nm的范围内。在一些实施例中，位于沟道24之上的第二导电层130的厚度H25在从约5nm至约50nm的范围内。在某些实施例中，H22等于或大于H25，并且在其它实施例中，H22小于H25。
在一些实施例中，在常规FinFET部分，位于沟道(鳍结构的上部)24之上的金属栅极(第一导电层115和WFM层110)的高度H26在从约10nm至约110nm的范围内。
如图20B和图20C所示，在具有薄的中心部分和厚的侧壁部分的Y方向截面中，栅极介电层100和WFM层110具有“U形”，并且如图20A所示，在X方向截面中，栅极介电层100和WFM层110在邻近的沟道24之间和/或侧壁间隔件48和沟道24之间具有“U形”。
此外，如图20B所示，在Y方向截面中，铁电层120、导电衬垫层125和第二导电层130具有“U形”，如图20A所示，在X方向截面中，铁电层120、导电衬垫层125和第二导电层130在侧壁间隔件48之间具有“U形”，但是图20A中仅示出了U形的一个端部。
在形成对于NC-FET与第二导电层130直接接触并且对于常规FET与第一导电层115直接接触的栅极盖层140之后，进一步实施CMOS工艺以形成诸如额外的层间介电层、接触件/通孔、互连金属层和钝化层等的各个部件。
在本发明中，如上所述，半导体器件包括多阈值电压(Vth)晶体管，例如，n沟道超低阈值电压(N-uLVT)FET、n沟道标准阈值电压(N-SVT)FET、p沟道标准阈值电压(P-SVT)FET和p沟道超低阈值电压(P-uLVT)FET。在一些实施例中，根据WFM层的厚度，这四种类型的FET的栅极具有不同的结构。
图21A至图25D示出了根据本发明的一些实施例的示出用于制造半导体器件的NC-FET部分的各个阶段的示例性截面图。在图21A至图25D中，“A”图示出了用于N-uLVT FET的示例性视图，“B”图示出了用于N-SVT FET的示例性视图，“C”图示出了用于P-SVT FET的示例性视图，并且“D”图示出了用于P-uLVT FET的示例性视图。在以下实施例中，可以采用与相对于图1至图20B所描述的上述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略其详细的说明。
图21A至图21D示出了在栅极间隔90中形成WFM层110和第一导电层115并且通过平坦化操作之后的示例性截面图。如图21A和图21B所示，将N-uLVT FET和N-SVT FET相比，N-uLVT FET具有比N-SVT FET更薄的WFM层110。在一些实施例中，对于N-SVT FET，WFM层110完全地填充了栅极间隔并且因此没有在该栅极间隔中形成第一导电层。如图21C和图21D所示，将P-SVT FET和P-uLVT FET相比，P-SVT FET具有比P-uLVT FET更厚的WFM层110。在一些实施例中，对于P-SVT FET，WFM层110完全地填充了栅极间隔并且因此没有在该栅极间隔中形成第一导电层(例如，W)。
如图21A和图21D所示，将N-uLVT FET和P-uLVT FET相比，N-uLVT FET具有比P-uLVT FET更厚的WFM层110。在一些实施例中，用于N-uLVT FET的第一导电层115的体积小于用于P-uLVT FET的第一导电层115的体积。例如，在一些实施例中，在沿Y方向的截面中，用于N-uLVT FET的第一导电层115的面积为用于P-uLVT FET的第一导电层115的面积的约70％或更少。在其它实施例中，用于N-uLVT FET的第一导电层115的面积为用于P-uLVT FET的第一导电层115的面积的约1％至约50％。
如图22A至图22D所示，在栅极间隔90中形成WFM层110和第一导电层115之后，通过与图15A和图15B类似的操作，使WFM层110和/或第一导电层115凹进，从而形成凹进的栅极间隔92。
图23A至图25D示出了在凹进的WFM层110和/或第一导电层115上方形成铁电层120和导电衬垫层125之后的示例性视图。图23A至图23D示出了示例性立体图，图24A至图24D示出了沿着X方向的示例性截面图，并且图25A至图25D示出了沿着Y方向的示例性截面图。
对于N-SVT FET和P-SVT FET，在WFM层110上方形成铁电层120，其中，没有第一导电层插入在它们之间。此外，在铁电层120上形成导电衬垫层125。对于N-uLVT FET和P-uLVT FET，在WFM层110和第一导电层115上方形成铁电层120。用于N-uLVT FET的第一导电层115的量小于用于P-uLVT FET的第一导电层115的量。
对于所有四个FET，由于使WFM层110和/或第一导电层115凹进以形成凹进的栅极间隔，因此，该凹进的栅极间隔的沿着Y方向的宽度由侧壁间隔件48限定，铁电层120可以共形地形成在凹进的栅极间隔92中，而没有完全地填充凹进的栅极间隔92。因此，WFM层110和/或第一导电层115的中心处的铁电层120的厚度对于所有四个FET基本相同。
如图24A和图24D所示，WFM层110可以共形地形成在沟道24(鳍结构的上部)上方，形成U形截面，而在图24B和图24C中，WFM层110完全地填充了沟道24之间的间隔。
此外，如图26A至图26D所示，实施与图16A至图19B说明的那些相同或类似的操作，从而形成用于多阈值电压NC-FET的栅极结构。如上所述，对于N-uLVT FET、N-SLV FET、P-SLV FET和P-uLVT FET，由铁电层120、导电衬垫层125和第二导电层130形成的结构基本相同。具体地，如图26A至图26D所示，在Y方向截面中，铁电层120、导电衬垫层125和第二导电层130具有“U形”，并且同样在X方向截面中，铁电层120、导电衬垫层125和第二导电层130在侧壁间隔件48之间具有“U形”。此外，如图26A至图26D所示，MIM结构的上表面是基本平坦的。
图27A是对应图26A的示例性截面图，并且图27B是对应图26B和图26C的示例性截面图。图20B对应于图26D。
在图27A中，在一些实施例中，位于沟道24之上的栅极介电层和第一导电层115的底部之间的WFM层110的厚度H31在从约5nm至约20nm的范围内。在一些实施例中，第一导电层115的厚度H32在从约0.5nm至约5nm的范围内。在图27B中，在一些实施例中，位于沟道24之上的WFM层110的厚度H33在从约5nm至约50nm的范围内。具有不同阈值电压的不同FET具有不同WFM层厚度并且因此第一导电层115(例如，W、Co、Ni和/或Cu)的量(体积)变化，包括零。
在上述实施例中，采用FinFET。然而，上述技术可以应用于通过栅极置换技术形成的平面型FET或任何其它合适的晶体管。
应该理解，不是所有优势都已经在此处讨论，没有特定的优势对所有实施例或实例都是需要的，并且其它是实施例或实例可以提供不同的优势。
例如，在本发明中，通过利用栅极置换技术形成NC-FET。在栅极间隔中形成用于下MOS结构的材料/层之后，使用于下MOS结构的材料/层凹进以制成用于上MIM结构的间隔。因此，不管具有各个阈值电压的FET的下MOS结构如何，都可以在间隔中共形地形成铁电材料层。此外，可以用常规FET和额外的一种光刻操作形成NC-FET，并且因此，可以最小化成本的增加。
根据本发明的一个方面，半导体器件包括设置在衬底上方的第一沟道区域，以及设置在第一沟道区域上方的第一栅极结构。第一栅极结构包括设置在沟道区域上方的栅极介电层、设置在栅极介电层上方的下导电栅极层、设置在下导电栅极层上方的铁电材料层以及设置在铁电材料层上方的上导电栅极层。铁电材料层与栅极介电层和下导电栅极层直接接触，并且具有U形截面。
在上述半导体器件中，其中：所述下导电栅极层包括：功函调整材料(WFM)层，设置在所述栅极介电层上；和第一导电层，设置在所述功函调整材料层上方，以及所述功函调整材料层具有U形截面。
在上述半导体器件中，其中：所述下导电栅极层包括：功函调整材料(WFM)层，设置在所述栅极介电层上；和第一导电层，设置在所述功函调整材料层上方，以及所述功函调整材料层具有U形截面，所述第一导电层不具有U形截面。
在上述半导体器件中，其中：所述下导电栅极层包括：功函调整材料(WFM)层，设置在所述栅极介电层上；和第一导电层，设置在所述功函调整材料层上方，以及所述功函调整材料层具有U形截面，其中：所述功函调整材料层包括Ti、TiN、TiAl、TiAlC、TaN、TaAlC、Al、TiC、Co、HfTi、TiSi和TaSi的一层或多层，以及所述第一导电层是W、Co、Ni和Cu的一层或多层。
在上述半导体器件中，其中：所述下导电栅极层包括设置在所述栅极介电层上的功函调整材料(WFM)层，以及所述下导电栅极层不包括W、Co、Ni或Cu。
在上述半导体器件中，其中：所述上导电栅极层包括：导电衬垫层，设置在所述铁电材料层上；和第二导电层，设置在所述导电衬垫层上方，以及所述导电衬垫层具有U形截面。
在上述半导体器件中，其中：所述上导电栅极层包括：导电衬垫层，设置在所述铁电材料层上；和第二导电层，设置在所述导电衬垫层上方，以及所述导电衬垫层具有U形截面，所述第二导电层不具有U形截面。
在上述半导体器件中，其中：所述上导电栅极层包括：导电衬垫层，设置在所述铁电材料层上；和第二导电层，设置在所述导电衬垫层上方，以及所述导电衬垫层具有U形截面，所述导电衬垫层包括Ti、TiN、Ta和TaN的一层或多层，以及所述第二导电层包括W、Co、Ni和Cu的一层或多层。
在上述半导体器件中，其中，所述铁电材料层包括Pb3Ge5O11(PGO)、锆钛酸铅(PZT)、SrBi2Ta2O9(SBT或SBTO)、SrB4O7(SBO)、SraBibTacNbdOx(SBTN)、SrTiO3(STO)、BaTiO3(BTO)、(BixLay)Ti3O12(BLT)、LaNiO3(LNO)、YMnO3、ZrO2、硅酸锆、ZrAlSiO、HfO2、HfZrO2、硅酸铪、HfAlO、LaAlO、氧化镧、掺杂有Si的HfO2(HfSiOx)和Ta2O5的一层或多层。
在上述半导体器件中，其中：所述第一栅极结构还包括设置在所述上导电栅极层上方的栅极盖绝缘层，以及所述栅极盖绝缘层的底面是平坦的。
在上述半导体器件中，其中，所述第一沟道区域是在第一方向上延伸的第一鳍结构的上部。
根据本发明的另一方面，半导体器件包括第一场效应晶体管(FET)和第二FET。第一FET的栅极结构包括由介电材料制成的第一栅极介电层、由第一导电材料制成的第一导电层、由第二导电材料制成的第二导电层以及设置在第二导电层上的第一栅极盖绝缘层。第二FET的栅极结构包括由介电材料制成的第二栅极介电层、由第一导电材料制成的第三导电层、设置在第二栅极介电层和第三导电层上方的铁电材料层、设置在铁电材料层上方的第四导电层以及设置在第四导电层上的第二栅极盖绝缘层。
在上述半导体器件中，其中，所述铁电材料层与所述第二栅极介电层和所述第三导电层直接接触，并且具有U形截面。
在上述半导体器件中，其中：所述第二场效应晶体管的所述栅极结构还包括设置在所述第三导电层和所述铁电材料层上方的第五导电层，以及所述第一导电层和所述第三导电层分别具有U形截面。
在上述半导体器件中，其中：所述第一导电层具有U形截面，以及所述第三导电层不具有U形截面并且所述第三导电层的整个上表面与所述铁电材料层接触。
在上述半导体器件中，其中：所述第四导电层包括：导电衬垫层，设置在所述铁电材料层上；和上导电层，设置在所述导电衬垫层上方，以及所述导电衬垫层具有U形截面。
在上述半导体器件中，其中：所述第四导电层包括：导电衬垫层，设置在所述铁电材料层上；和上导电层，设置在所述导电衬垫层上方，以及所述导电衬垫层具有U形截面，所述上导电层不具有U形截面。
在上述半导体器件中，其中，所述第二栅极盖绝缘层的底面是平坦的。
根据本发明的另一方面，在制造半导体器件的方法中，形成鳍式场效应晶体管(FinFET)结构。FinFET结构具有包括沟道区域的鳍结构和设置在沟道区域上方的伪栅极结构。去除伪栅极结构，从而形成栅极间隔。在沟道区域上方的栅极间隔中形成栅极介电层。在栅极介电层上方形成下栅电极层。使栅极介电层和下栅电极层凹进，从而形成凹进的栅极间隔。在凹进的栅极间隔中的凹进的栅极介电层和凹进的下栅电极层上形成铁电材料层。在铁电材料层上形成上栅电极层。
在上述方法中，其中，形成下栅电极层包括：在所述栅极介电层上方形成第一导电层；以及形成设置在所述第一导电层上方的第二导电层。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。
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