半导体元件的制作方法

本发明是有关于一种集成电路，且特别是有关于一种半导体元件。

背景技术：

双载子互补式金氧半导体(bipolar and complementary Metal-Oxide-Semiconductor，BiCMOS)元件是将双载子接面晶体管(bipolar junction transistor，BJT)元件以及互补式金氧半导体元件结合在同一晶片上的一种集成电路。因此，BiCMOS元件不仅具有BJT元件的高速，还具有CMOS元件的低耗能与高积集度的优点。

另一方面，随着环保意识抬头，于是具有低功耗以及高效率能源转换的高压集成电路(high voltage integrated circuit)愈来愈受到瞩目。一般而言，高压集成电路可包括高压侧(high voltage side)区域与低压侧(low voltage side)区域。高压侧区域与低压侧区域之间的电压差可高达100V至600V以上。为了要分隔高压侧区域与低压侧区域，通常需要形成一隔离的BJT元件。但要在高压侧区域中形成隔离的BJT元件不仅使得制作工艺复杂化，也会同时形成多种寄生BJT结构。

技术实现要素：

本发明提供一种半导体元件，其可有效隔离埋入层与其上方的双载子接面晶体管，藉此提升元件配置的弹性。

本发明提供一种半导体元件，包括具有第一导电型的基底、具有第二导电型的埋入层、具有第一导电型的第一井区、具有第二导电型的第二井区、具有第一导电型的基体区、具有第二导电型的第一掺杂区以及具有第二导电型的第二掺杂区。埋入层位于基底上。第一井区位于埋入层上。第二井区位于第一井区中。基体区位于第二井区中。第一掺杂区位于第二井区中。第二掺杂区位于基体区中。第一井区包围第二井区，以分隔第二井区与埋入层。

在本发明的一实施例中，上述的第二井区延伸至基体区的下方，使得第二井区的底面与基体区的底面之间相隔一距离。

在本发明的一实施例中，上述的基体区与第一井区接触。

在本发明的一实施例中，上述的半导体元件更包括栅极结构，其位于第一掺杂区与第二掺杂区之间的基底上。

在本发明的一实施例中，上述的栅极结构与基体区部分重迭且与第二井区部分重迭。

在本发明的一实施例中，上述的第一掺杂区为集极，上述的第二掺杂区为射极，上述的基体区为基极。

在本发明的一实施例中，上述的射极的掺杂浓度大于基极的掺杂浓度，且基极的掺杂浓度大于集极的掺杂浓度。

在本发明的一实施例中，上述的射极、基极以及集极皆不与埋入层连接。

在本发明的一实施例中，上述的半导体元件为高压侧半导体元件，且埋入层具有最高电压。

在本发明的一实施例中，上述的第二掺杂区为环状，且围绕第一掺杂区。

在本发明的一实施例中，上述的基体区为环状，且围绕第二掺杂区。

在本发明的一实施例中，上述的第一导电型与第二导电型不同，且第一导电型与第二导电型中的一者为N型导电型，第一导电型与第二导电型中的另一者为P型导电型。

本发明提供一种半导体元件，包括具有P型导电型的基底、具有N型导电型的埋入层、NPN双载子接面晶体管以及具有P型导电型的第一井区。埋入层位于基底上。NPN双载子接面晶体管位于埋入层上。第一井区位于埋入层与NPN双载子接面晶体管之间。NPN双载子接面晶体管藉由第一井区与埋入层分离。

在本发明的一实施例中，上述的NPN双载子接面晶体管包括具有N型导电型的第二井区、具有P型导电型的基体区、具有N型导电型的第一掺杂区以及具有N型导电型的第二掺杂区。第二井区位于第一井区中。基体区位于第二井区中。第一掺杂区位于第二井区中。第二掺杂区位于基体区中。

在本发明的一实施例中，上述的基体区与第一井区接触。

在本发明的一实施例中，上述的半导体元件更包括栅极结构位于第一掺杂区与第二掺杂区之间的基底上。

在本发明的一实施例中，上述的第一掺杂区为集极，第二掺杂区为射极，基体区为基极。射极的掺杂浓度大于基极的掺杂浓度，且基极的掺杂浓度大于集极的掺杂浓度。

在本发明的一实施例中，上述的射极、基极以及集极皆不与埋入层电性连接。

在本发明的一实施例中，上述的射极为环状且围绕集极。基极为环状且围绕射极。

在本发明的一实施例中，上述的半导体元件更包括具有N型导电型的第三井区，其环绕第一井区，且第三井区与埋入层相连。

基于上述，本发明可将尺寸较小的低压元件配置在高压侧半导体元件中，藉此缩小高压侧半导体元件的尺寸或使用面积，以符合现今元件之轻薄短小的趋势。具体来说，本发明将具有P型导电型的第一井区配置于具有N型导电型的埋入层与NPN双载子接面晶体管之间。所述第一井区环绕且包围NPN双载子接面晶体管的底表面与侧壁，以分隔NPN双载子接面晶体管与所述埋入层，使得所述NPN双载子接面晶体管在高压侧半导体元件上的配置更有弹性。此外，所述第一井区亦可与NPN双载子接面晶体管的基极接触，以形成所述基极的延伸区域，以利于所述基极的配线。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1为本发明一实施例的半导体元件的上视图。

图2为图1的A-A’切线的剖面示意图。

符号说明：

10：半导体元件

100：基底

102：埋入层

104：第一井区

106：第二井区

108：基体区

110：第一掺杂区

112：第二掺杂区

114：第四掺杂区

116：第三井区

118：第三掺杂区

120：栅极结构

122、124：隔离结构

D1、D2、D3、D4、D5：深度

W1、W2：宽度

具体实施方式

参照本实施例之图式以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述之实施例。图式中的层与区域的厚度会为了清楚起见而放大。相同或相似之标号表示相同或相似之元件，以下段落将不再一一赘述。

在以下的实施例中，第一导电型与第二导电型不同。在一实施例中，第一导电型为N型，第二导电型为P型。在另一实施例中，第一导电型为P型，第二导电型为N型。P型掺杂例如是硼；N型掺杂例如是磷或是砷。在本实施例中，是以第一导电型为P型，第二导电型为N型为例来说明，但本发明并不以此为限。

图1为本发明一实施例的半导体元件的上视图。图2为图1之A-A’切线的剖面示意图。为图面清楚起见，在图1中仅绘示出基底、第一井区、基体区、第一掺杂区、第二掺杂区以及栅极结构。

请参照图1与图2，本实施例之半导体元件10包括具有第一导电型的基底100、具有第二导电型的埋入层102、具有第一导电型的第一井区104、具有第二导电型的第二井区106、具有第一导电型的基体区108、具有第二导电型的第一掺杂区110以及具有第二导电型的第二掺杂区112。

如图1所示，本实施例之半导体元件10为具有同心外观的元件。具体来说，第一井区104、基体区108、第二掺杂区112以及栅极结构120是以第一掺杂区110为中心呈同心排列。但本发明不以此为限，在其他实施例中，本实施例之半导体元件10亦可具有非同心外观或偏心外观。

在一实施例中，基底100可以是半导体基底、半导体化合物基底或是绝缘层上有半导体基底(Semiconductor Over Insulator，SOI)。半导体例如是IVA族的原子，例如硅或锗。半导体化合物例如是IVA族的原子所形成之半导体化合物，例如是碳化硅或是硅化锗，或是IIIA族原子与VA族原子所形成之半导体化合物，例如是砷化镓。

如图2所示，埋入层102位于基底100上。在一实施例中，埋入层102可以是N型埋入层、N型磊晶层(N-epi)、N型深井区(deep N-well)或其组合。在一实施例中，埋入层102的形成方式可以是离子布植制作工艺。埋入层102的掺杂浓度为1×10¹⁷/cm³至1×10²¹/cm³。

第一井区104位于埋入层102上。在一实施例中，第一井区104可以是高压P型井区(HVPW)。在一实施例中，第一井区104的形成方式可以是光刻制作工艺与离子布植制作工艺。第一井区104的掺杂浓度为1×10¹⁵/cm³至1×10¹⁷/cm³。

第二井区106位于第一井区104中。如图2所示，第二井区106的底面与第一井区104的底面之间相隔一距离或一深度D3，以分离第二井区106与埋入层102。深度D3可使得第二井区106与埋入层102实质上电性隔离。在一实施例中，深度D3可介于3μm至5μm之间。在一实施例中，第二井区106可以是N型井区(NW)。在一实施例中，第二井区106的形成方式可以是光刻制作工艺与离子布植制作工艺。第二井区106的掺杂浓度为1×10¹⁶/cm³至1×10¹⁸/cm³。

基体区108位于第二井区106中。在一实施例中，基体区108可以是基极(Base)。如图2所示，第二井区106的深度D1大于基体区108的深度D5。第二井区106可延伸至基体区108的下方，使得第二井区106的底面与基体区108的底面之间相隔一距离或一深度D2。另一方面，基体区108具有宽度W2，其一侧位于栅极结构120的下方，其另一侧可与第二井区106的侧壁齐平或是超出第二井区106的侧壁。在一实施例中，第二井区106至少覆盖基体区108的一侧壁以及部分底面，使得基体区108藉由另一侧壁与第一井区104接触。在替代实施例中，第二井区106亦可完全覆盖基体区108的所有侧壁以及底面，使得基体区108不与第一井区104接触。在一实施例中，基体区108的形成方式可以是倾斜角度的离子布植制作工艺。基体区108的掺杂浓度为1×10¹⁷/cm³至1×10¹⁹/cm³。

第一掺杂区110位于第二井区106中。在一实施例中，第一掺杂区110可以是集极(Collector)。在一实施例中，第一掺杂区110的形成方式可以是离子布植制作工艺。第一掺杂区110的掺杂浓度为1×10¹⁹/cm³至1×10²¹/cm³。

第二掺杂区112位于基体区108中。在一实施例中，第二掺杂区112可以是射极(Emitter)。详细地说，第二掺杂区112之接近栅极结构120的一侧与基体区108之接近栅极结构120的一侧之间具有宽度W1。换言之，所述宽度W1相当于基体区108与栅极结构120重迭的宽度。第二掺杂区112的底面与基体区108的底面之间具有深度D4。在一实施例中，宽度W1可小于或等于深度D4。在一实施例中，第二掺杂区112的形成方式可以是光刻制作工艺与离子布植制作工艺。第二掺杂区112的掺杂浓度为1×10¹⁹/cm³至1×10²¹/cm³。

在一实施例中，第二掺杂区112的掺杂浓度大于基体区108的掺杂浓度。基体区108的掺杂浓度大于第一掺杂区110的掺杂浓度。此外，虽然图2中所绘示的基体区108与第二掺杂区112分别为两个区域，但从图1可知，第二掺杂区112也是环状且围绕第一掺杂区110。而基体区108为环状且围绕第一掺杂区110与第二掺杂区112。

值得注意的是，第一井区104包围第二井区106，以分隔第二井区106与埋入层102。详细地说，如图2所示，第一井区104覆盖第二井区106以及超出第二井区106的基体区108，使得第二井区106与基体区108皆不与埋入层102接触。也就是说，当本实施例之半导体元件10为高压侧半导体元件时，所述高压侧半导体元件不会因具有最高电压的埋入层102的影响，而限制元件的配置或设计。如此一来，本实施例之半导体元件10的配置或设计将变得更有弹性，以符合客户或设计者的需求。

在一实施例中，基体区108、第一掺杂区110以及第二掺杂区112可构成一种NPN双载子接面晶体管。在此情况下，基体区108可视为基极，第一掺杂区110可视为集极，第二掺杂区112可视为射极。所述NPN双载子接面晶体管藉由第一井区104与埋入层102分离。换言之，所述NPN双载子接面晶体管中的基极、集极以及射极皆不与埋入层102连接。因此，所述NPN双载子接面晶体管不会受到具有最高电压的埋入层102的影响，而限制元件的配置或设计。如此一来，本实施例可将尺寸较小且速度较快的NPN双载子接面晶体管(或低压元件)配置在高压侧半导体元件中，藉此缩小高压侧半导体元件的尺寸或使用面积，以符合现今元件之轻薄短小的趋势。

请继续参照图2，本实施例之半导体元件10更包括栅极结构120、具有第二导电型的第三井区116、具有第二导电型的第三掺杂区118、具有第一导电型的第四掺杂区114以及隔离结构122、124。

栅极结构120位于第一掺杂区110与第二掺杂区112之间的基底100上。栅极结构120可包括闸介电层与闸介电层上的闸电极(未绘示)。闸介电层的材料可例如是氧化硅、氮氧化硅或其组合。闸电极的材料包括导电材质，例如是金属、多晶硅、掺杂多晶硅、多晶硅化金属或其组合而成之堆迭层。从图1来看，栅极结构120与部分基体区108重迭，重迭区域具有宽度W1。栅极结构120亦为环状且围绕第一掺杂区110。从图2来看，栅极结构120覆盖基体区108的部分表面且覆盖第二井区106的部分表面。在一实施例中，栅极结构120可以是接地。但本发明不以此为限。

参照图2，第三井区116环绕第一井区104，且第三井区116与埋入层102相连。第三掺杂区118位于第三井区116中，且第三掺杂区118可用以当作埋入层102的电性接点。在一实施例中，第三井区116与第三掺杂区118的形成方式可以是光刻制作工艺与离子布植制作工艺。第三井区116的掺杂浓度为1×10¹⁶/cm³至1×10¹⁸/cm³。第三掺杂区118的掺杂浓度为1×10¹⁹/cm³至1×10²¹/cm³。在一实施例中，第三井区116的底面与第一井区104的底面齐平，但本发明不以此为限。

另外，第四掺杂区114位于第一井区104中。由于第一井区104与基体区108相连，因此，第一井区104可视为基体区108的延伸区域，并以第四掺杂区114当作基体区108的电性接点，以利于基体区108的配线。在替代实施例中，第一井区104亦可不与基体区108接触。在此情况下，可在基体区108中额外增加电性接点，以当作基体区108的电性接点。

此外，隔离结构122位于基体区108与第四掺杂区114之间的第一井区104上。隔离结构124位于第四掺杂区114与第三掺杂区118之间。隔离结构124覆盖部分第三井区116的顶面且覆盖部分第一井区104的顶面。在一实施例中，隔离结构122、124可例如是浅沟渠隔离(Shallow Trench Isolation，STI)结构或是区域氧化结构(Local Oxidation of Silicon，LOCOS)。

综上所述，本发明可将尺寸较小的低压元件配置在高压侧半导体元件中，藉此缩小高压侧半导体元件的尺寸或使用面积，以符合现今元件之轻薄短小的趋势。具体来说，本发明将具有P型导电型的第一井区配置于具有N型导电型的埋入层与NPN双载子接面晶体管之间。所述第一井区环绕且包围NPN双载子接面晶体管的底表面与侧壁，以分隔NPN双载子接面晶体管与所述埋入层，使得所述NPN双载子接面晶体管在高压侧半导体元件上的配置更有弹性。此外，所述第一井区亦可与NPN双载子接面晶体管的基极接触，以形成所述基极的延伸区域，以利于所述基极的配线。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当以权利要求范围所界定者为准。