半导体装置及布局方法与流程

本发明实施例涉及半导体装置及布局方法。

背景技术：

布局中的半导体裸片可包括模拟区、数字区及内存区。裸片中添加有电阻器以便减小噪声及使大区中的较快蚀刻最小化。所述电阻器可占据模拟区的5％或5％以上或者裸片区的1％至2％。随着半导体集成电路(IC)工业中的指数增长，IC材料及设计中的技术进步已产生数代IC，其中每一代具有比前一代更小且更复杂的电路。在IC演进的进程中，功能密度通常增加，而几何大小减小。所述按比例缩小过程通常通过增加生产效率及降低相关联成本而提供益处。先进半导体过程中为了达成高面积成本效率已将电阻器的布局纳入考虑。

技术实现要素：

本发明的实施例涉及一种半导体装置，其包含：第一组导电层，其与有源装置耦合；第二组导电层，其用于连接至外部装置；一组中间导电层，其介于所述第一组导电层与所述第二组导电层之间；及电阻层，其放置于所述一组中间导电层中。

本发明的实施例涉及一种半导体装置，其包含：第一组导电层，其与有源装置耦合；一组中间导电层，其放置于所述第一组导电层上方；及电阻层，其放置于所述一组中间导电层中，其中阶层结构中紧邻于电阻器层放置的至少一导电层是浮动的。

本发明的实施例涉及一种布局方法，其包含：从库检索布局设计，所述布局设计包括用于连接至有源装置的第一组导电层、用于连接至外部装置的第二组导电层及介于所述第一组导电层与所述第二组导电层之间的中间层；及将电阻层放置于所述中间导电层中。

附图说明

当连同附图一起阅读时，根据以下详细说明最佳地理解本揭露的方面。应注意，根据工业中的标准方法，各种构件未按比例绘制。实际上，为讨论的清晰起见，可任意地增加或减小各种构件的尺寸。

图1是根据实施例的半导体装置的剖面图。

图2是根据某些实施例的半导体装置的布局的剖面图。

图3是根据某些实施例的半导体装置的布局的示意性俯视图。

图4A及4B是一维(1D)导电层的布局实例。

图4C是一个二维(2D)导电层的布局实例。

图5是根据另一实施例的半导体装置的剖面图。

图6A至6D是根据某些实施例的半导体装置的剖面图。

图7是根据某些实施例的半导体装置的剖面图。

图8是根据某些实施例的半导体装置的布局俯视图。

图9是根据某些实施例的展示布局方法的流程图。

图10是根据某些实施例的用于布局设计的系统的功能框图。

具体实施方式

以下揭露提供用于实施所提供目标物的不同构件的诸多不同实施例或实例。以下阐述组件及配置的特定实例以简化本揭露。当然，所述特定实例仅为实例且并非意欲为限制性的。举例而言，以下说明中的在第二构件上方或在第二构件上形成第一构件可包括其中第一构件与第二构件以直接接触方式形成的实施例，且也可包括其中可在第一构件与第二构件之间形成额外构件使得第一构件与第二构件可不直接接触的实施例。另外，本揭露可在各种实例中重复参考编号及/或字母。所述重复是出于简化及清晰目的且本质上并不指定所讨论的各种实施例及/或配置之间的关系。

此外，为便于说明，本文中可使用空间相对术语(例如，“下面”、“下方”、“下部”、“上方”、“上部”及诸如此类)来阐述一个组件或构件与另一(其它)组件或构件的关系，如各图中所图解说明。除各图中所绘示的定向之外，所述空间相对术语还意欲囊括装置在使用或操作中的不同定向。设备可以其它方式定向(旋转90°或处于其它定向)，且同样可据此解释本文中所使用的空间相对描述符。

图1是根据实施例的半导体装置10的剖面图。参考图1，半导体装置10包括导电层Mx-1、Mx、Mx+1、Mx+2、Mx+3、My、My+1、Mt及电阻层12。为简洁起见，仅展示某些例示性导电层，例如图1中所标示的导电层。另外，省略了用以将一个导电层与另一导电层电隔离的绝缘层或介电层。所述导电层中的每一者可经形成呈一图案，如在图1中由单独方块所表示。在实施例中，x等于一(1)。下部导电层(举例而言，Mx-1、Mx及Mx+1(即，分别为M0、M1及M2))与形成于导电层Mx-1下方的基板(未展示)的有源区域中的有源装置(例如金属氧化物半导体(MOS)晶体管或MOS场效晶体管(MOSFET))耦合。举例而言，导电层M0主要负责与晶体管的源极及漏极接触，而导电层M1及M2被保留以用于布线源极及漏极接点。具有高于M2的较高阶层层级的导电层为中间导电层。中间导电层(举例而言，Mx+3、My及My+1)经配置以用于穿过导电通路Vx+1、Vx+2及Vx+3进行布线。导电层Mt经配置以透过导电层Mt中所界定的导电垫而电连通半导体装置10与另一半导体装置或电路板以用于电力连接或信号发射。在实施例中，导电层Mt可包括一或多个层。为方便起见，仅图解说明最顶部层。

电阻层12包括若干电阻器。在实施例中，电阻器经配置以充当高值电阻器。电阻器的适合材料可包括氮化钛(TiN)、氮化钽(TaN)或多晶硅。电阻层12可通过沉积过程而形成为薄膜。因此，电阻器可用于充当高值薄膜电阻器。电阻层12放置于中间导电层之间，中间导电层又介于用于连接至电阻层12下方的装置的下部导电层与用于连接至其它电阻层12、装置或金属接垫的上部导电层之间。在本实施例中，电阻层12放置于第三导电层M3与顶部导电层Mt之间。下文参考图2及图3而讨论将电阻层放置于M3层与Mt层之间的优点。

图2是根据某些实施例的半导体装置22的布局的剖面图。参考图2，在根据某些实施例的半导体装置22中，电阻层22R放置于中间导电层中。特定而言，电阻层22R放置于第四导电层M4与第五导电层M5之间。相比之下，在某些现有半导体装置中，电阻层放置于下部导电层M0或M1与晶体管25的栅极之间的层级处。在其它现有半导体装置中，电阻层可与晶体管25的栅极放置于相同层级处。不管怎样，所述布局可不与先进半导体制造过程(例如，7纳米(N7)制造过程或5纳米(N5)制造过程)兼容。与现有半导体装置的电阻层相比，电阻层22R被升高至导电层M3与Mt之间的较高层级。因此，形成电阻层22R下方的空间28，这给额外半导体装置留出了空间。有效地，可在所形成空间28中形成较多MOSFET。因此，半导体装置22具有比现有半导体装置更具面积成本效率。

如先前所讨论，导电层Mt可包括一或多个导电层。在本实施例中，导电层Mt包括最顶部导电层M12及紧接在最顶部导电层M12下方的毗邻导电层M11。上部导电层M12及M11比其它导电层厚数倍。

图3是根据某些实施例的半导体装置32的布局的示意性布局俯视图。参考图3，在根据某些实施例的半导体装置32中，电阻层32R放置于中间导电层中在有源区上方。相比之下，在某些现有半导体装置中，电阻层放置于与其中形成晶体管的有源区相同的层级旁或与其中形成晶体管的有源区相同的层级处。另外，现有半导体装置中的电阻层可与图3中的电阻层32R具有实质上相同尺寸。因此，通过将电阻层32R放置于有源区上方，晶体管251及252可形成于电阻层32R下方。有效地，减小容纳电阻层32R及晶体管251、252所需的面积。因此，半导体装置32比现有半导体装置更具面积成本效率。

图4A及4B是一维(1D)导电层的布局实例。1D导电层是指沿单个方向延伸的导电层。参考图4A，1D导电层41沿垂直方向延伸。参考图4B，1D导电层42沿水平方向延伸。在实施例中，下部导电层(例如，如参考图1所阐述及所图解说明的Mx-1、Mx及Mx+1)可采取1D导电层的形式。

图4C是一个二维(2D)导电层43的布局实例。2D导电层是指沿多于一个方向延伸的导电层。参考图4C，2D导电层43包括具有沿垂直方向延伸的第一支线(未编号)及沿水平方向延伸的第二支线(未编号)的图案。在实施例中，中间导电层(例如，如参考图1所阐述及所图解说明的Mx+3、My及My+1)可采取2D导电层的形式。包括电阻器43R的电阻层可放置于2D导电层43上方。

在某些实施例中，如在图1的实施例中，电阻层12可放置于1D导电层与2D导电层之间。在其它实施例中，如参考图5将讨论，电阻层可放置于一2D导电层与另一2D导电层之间。

图5是根据另一实施例的半导体装置50的剖面图。参考图5，半导体装置50类似于参考图1所阐述及所图解说明的半导体装置10，但(举例而言)电阻层52放置于中间导电层中的两个2D导电层My与My+1之间。通过将电阻层52放置于中间导电层中，在相同裸片尺寸的情况下，电阻层52下方可形成较多晶体管，如在参考图2所阐述及所图解说明的半导体装置22的情形中，或者在形成相同数目个晶体管的情况下，裸片大小可被减小，如在参考图3所阐述及所图解说明的半导体装置32的情形中。不管怎样，半导体装置50比现有半导体装置更具面积成本效率，如先前所讨论。

图6A至6D分别是根据某些实施例的半导体装置61至64的剖面图。参考图6A，半导体装置61类似于参考图5所阐述及所图解说明的半导体装置50，但(举例而言)紧接在电阻层52上方的导电层My+1是浮动的。在实施例中，通过停用与导电层My+1相关联的通路(与电阻层52接触的通路除外)而使导电层My+1浮动。举例而言，在半导体制造过程中不形成将把导电层My+1连接至上部导电层的通路Vy+1。紧接在电阻层52上方的经浮动导电层促使导电层与电阻层52之间的寄生电容减小，这增强半导体装置61的电性能。

参考图6B，半导体装置62类似于参考图5所阐述及所图解说明的半导体装置50，但(举例而言)紧接在电阻层52上方的导电层My+1及My+2是浮动的。类似地，通过停用与导电层My+1及My+2相关联的通路(与电阻层52接触的通路除外)而使导电层My+1及My+2浮动。举例而言，在半导体制造过程中不形成将把导电层My+1及My+2连接至上部导电层的通路Vy+1及Vy+2。紧接在电阻层52上方的经浮动导电层促使导电层与电阻层52之间的寄生电容减小，这增强半导体装置62的电性能。

参考图6C，半导体装置63类似于参考图5所阐述及所图解说明的半导体装置50，但(举例而言)紧接在电阻层52下方的导电层My(或Mx)是浮动的。在实施例中，通过停用与导电层My(或Mx)相关联的通路而使导电层My(或Mx)浮动。举例而言，在半导体制造过程中不形成将把导电层My(或Mx)连接至下部导电层的通路Vy-1(或Vx-1)。紧接在电阻层52下方的经浮动导电层促使导电层与电阻层52之间的寄生电容减小，这增强半导体装置63的电性能。

参考图6D，半导体装置64类似于参考图5所阐述及所图解说明的半导体装置50，但(举例而言)紧接在电阻层52下方的导电层My(或Mx)及My-1(或Mx-1)是浮动的。类似地，通过停用与导电层My(或Mx)及My-1(或Mx-1)相关联的通路而使导电层My(或Mx)及My-1(或Mx-1)浮动。举例而言，在半导体制造过程中不形成将把导电层My(或Mx)及My-1(或Mx-1)连接至下部导电层的通路Vy-1(或Vx-1)及Vy-2(或Vx-2)。紧接在电阻层52下面或紧接在电阻层52下方的经浮动导电层促使导电层与电阻层52之间的寄生电容减小，这增强半导体装置64的电性能。

在根据本揭露的另一实施例中，经放置紧接在电阻层52上方的一个导电层My+1及经放置紧接在电阻层52下方的一个导电层My(或Mx)是浮动的。

在根据本揭露的又一实施例中，经放置紧接在电阻层52上方的两个导电层My+1及My+2以及经放置紧接在电阻层52下方的一个导电层My(或Mx)是浮动的。

在根据本揭露的又一实施例中，经放置紧接在电阻层52上方的一个导电层My+1以及经放置紧接在电阻层52下方的两个导电层My(或Mx)及My-1(或Mx-1)是浮动的。

在根据本揭露的又一实施例中，经放置紧接在电阻层52上方的两个导电层My+1及My+2以及经放置紧接在电阻层52下方的两个导电层My(或Mx)及My-1(或Mx-1)是浮动的。

在上文所提及实施例中，经放置紧接在电阻层52上方的一个或两个导电层或经放置紧接在电阻层52下方的一个或两个导电层或两者都是浮动的。然而，在其它实施例中，如果电路设计或布局准许，那么经放置紧接在电阻层52上方的三个或多于三个导电层或经放置紧接在电阻层52下方的三个或多于三个导电层或两者都是浮动的。

在某些现有半导体装置中，由于电阻层接近基板放置，因此电阻层下面的导电层不可浮动。因此，与现有半导体装置相比，根据本揭露的半导体装置通过使经放置紧接在电阻层上方或经放置紧接在电阻层下方的至少一导电层浮动而能够减小寄生电容且因此增强电性能。

图7是根据某些实施例的半导体装置70的剖面图。参考图7，半导体装置70类似于参考图1所阐述及所图解说明的半导体装置10，但(举例而言)展示有源装置75与导电层Mt之间的导电路径77。另外，导电路径77在电阻层72的电阻器72R之间延伸。导电路径77将有源装置75(例如晶体管)电连接至导电层Mt，所述导电层上形成有电力垫、接地垫及信号垫。此外，导电路径77包括包含(举例而言)通路Vy、Vy+1、Vy+2的通路塔及包含(举例而言)My、My+1、My+2、My+3的导电层。

图8是根据某些实施例的半导体装置80的俯视图。参考图8，半导体装置80包括电阻层82，所述电阻层进一步包括电阻器81R、82R及83R。如先前所讨论，由于电阻层82放置于中间导电层中，因此可在下方形成有源装置及相关联下部导电层。为方便起见，仅详细图解说明电阻器82R，但电阻器81R及83R具有类似结构。电阻器82R透过通路Vup电连接至上部导电层(未展示)。在本实施例中，在电阻器82R下方以虚线框展示的区域820可各自表示有源扩散区、多晶硅或金属栅极结构及下部导电层中的一者。区域820以预定图案式样而配置，所述预定图案式样定义区域820及电阻器82R下方的其它类似区域的尺寸特征。举例而言，根据预定图案式样，区域820具有宽度w、长度L2且彼此分离间隔d。此外，预定图案式样的某些尺寸特征适用于包括电阻器81R及83R的其余电阻器。举例而言，电阻器81R下方的区域810具有相同宽度w且与电阻器81R下方的紧邻区域(未展示)分离相同间隔d。然而，区域810具有可不同于L2的长度L1，这是由于电阻器81R及82R具有不同电阻。预定图案式样确保个别电阻器81R、82R、83R中的恒定电阻及电阻层82的均匀度。因此，可减轻由过程因素所致的不匹配。

图9是根据某些实施例的展示布局方法的流程图。参考图9，在操作901中，从库检索布局设计。所述布局设计包括用于连接至有源装置的第一组导电层、用于连接至外部装置的第二组导电层，及介于第一组导电层与第二组导电层之间的中间层。第一组导电层可包括与有源装置相关联的导电层M0、M1及M2。第二组导电层可包括例如M11及M12的一或多个导电层，如图2中所图解说明。

在操作903中，将电阻层放置于中间导电层中。在实施例中，将电阻层放置于紧接在第二导电层M2上方的第三导电层M3与其上形成有电力垫或信号垫的顶部导电层Mt之间。

在操作905中，为增强电性能，使经放置紧接在电阻层上方或经放置紧接在电阻层下方的至少一导电层浮动。

在操作907中，为减轻不匹配问题，确定在电阻层的电阻器下方的区域的图案式样。所述图案式样定义在电阻层下方的区域的尺寸特征。在实施例中，区域可包括有源扩散区域、多晶硅或金属栅极区域及下部导电层中的一者。此外，尺寸特征可包括区域的实质上相同宽度及电阻器下方的区域之间的实质上相同间隔。此外，操作905及操作907的次序可互换。

在操作909中，在操作901、903、905及907之后，产生经更新布局设计。所述经更新布局设计随后被存储于库中。

在操作911中，可根据经更新布局而制作集成电路。参考图9所阐述及所图解说明的布局，方法因此可用于实体实施方案。

有效地，根据本揭露的布局方法改进集成电路的布局。所述布局方法可由处理器执行且可编译于计算机可读程序中。另外，计算机可读程序可存储于内存装置中。此外，处理器可从内存装置读取计算机可读程序或重载计算机可读程序以依据集成电路的布局而执行布局方法。集成电路的布局由多个标准单元构成。标准单元通常被预先设计且存储于单元库中。

一般而言，布局方法经设计以在集成电路的布局中放置电阻层(其可包括高速薄膜电阻器)。在实施例中，电阻层放置于导电层M3与Mt之间。在另一实施例中，电阻层放置于1D导电层与2D导电层之间。在又一实施例中，电阻层放置于一2D导电层与另一2D导电层之间。

布局方法还经设计以使与电阻层相关联的至少一导电层浮动以减轻寄生电容效应。在实施例中，使阶层结构中经放置紧接在电阻层上方的一或多个导电层浮动。在另一实施例中，使阶层结构中经放置紧接在电阻层下方的一或多个导电层浮动。在又一实施例中，使阶层结构中经放置紧接在电阻层上方的一或多个导电层及阶层结构中经放置紧接在电阻层下方的一或多个导电层浮动。

布局方法还经设计以确定放置于电阻层下方的区域的图案式样以减轻不匹配问题。图案式样包括区域的尺寸特征。

图10是根据某些实施例的用于布局设计的系统100的功能框图。参考图10，系统100包括第一计算机系统110、第二计算机系统120、网络连接型存储装置130及网络140，网络140连接第一计算机系统110、第二计算机系统120及网络连接型存储装置130。在某些实施例中，可省略第二计算机系统120、存储装置130及网络140中的一或多者。在某些实施例中，第一计算机系统110、第二计算机系统120及存储装置130中的两者或多于两者可整合至单个计算机系统中。

第一计算机系统110包括硬件处理器112及非暂时性计算机可读存储媒体114。硬件处理器112与非暂时性计算机可读存储媒体114以电方式且以通信方式耦合。计算机可读存储媒体114编码有或存储所产生经整合布局114a、电路设计114b、包括一组可执行指令的计算机程序码114c及具有布局图案的标准单元库114d。处理器112经配置以执行编码于计算机可读存储媒体114中的所述一组指令114c，以致使第一计算机系统110可用作铺设与布线工具以基于标准单元库114d而产生布局设计。处理器112还经配置以执行编码于计算机可读存储媒体114中的所述一组指令114c，以致使第一计算机系统110执行如参考图9所阐述及所图解说明的布局方法的操作901至909。

在某些实施例中，标准单元库114d存储于除存储媒体114之外的非暂时性存储媒体中。在某些实施例中，标准单元库114d存储于网络连接型存储装置130或第二计算机系统120中的非暂时性存储媒体中。在这种情形中，标准单元库114d可由处理器112透过网络而存取。

在某些实施例中，处理器112为中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)及/或适合处理单元。

在某些实施例中，计算机可读存储媒体114为电子、磁性、光学、电磁、红外线及/或半导体系统(或设备或装置)。举例而言，计算机可读存储媒体114包括半导体或固态内存、磁带、可抽换式计算机磁盘、随机存取内存(RAM)、只读存储器(ROM)、刚性磁盘及/或光盘。在使用光盘的某些实施例中，计算机可读存储媒体2314包括压缩盘片只读存储器(CD-ROM)、压缩盘片-读取/写入(CD-R/W)及/或数字视频盘片(DVD)。

在至少某些实施例中，第一计算机系统110包括输入/输出(I/O)接口116、显示单元117及网络接口118。输入/输出接口116耦合至处理器112且允许电路设计者操纵第一计算机系统110。在至少某些实施例中，显示单元117以即时方式显示执行铺设与布线工具114a的状态且提供图形用户接口(GUI)。在至少某些实施例中，输入/输出接口116及显示器117允许用户以互动方式操作第一计算机系统110。网络接口118使得第一计算机系统110能够与网络140通信。

在某些实施例中，本揭露提供一种半导体装置。所述半导体装置包括：第一组导电层，其与有源装置耦合；第二组导电层，其用于连接至外部装置；一组中间导电层，其介于所述第一组导电层与所述第二组导电层之间；及电阻层，其放置于所述一组中间导电层中。

在某些实施例中，本揭露还提供一种半导体装置。所述半导体装置包括：第一组导电层，其与有源装置耦合；一组中间导电层，其放置于所述第一组导电层上方；及电阻层，其放置于所述一组中间导电层中。阶层结构中经放置紧邻于电阻器层的至少一导电层是浮动的。

在某些实施例中，本揭露提供一种布局方法。所述布局方法包括：从库检索布局设计，所述布局设计包括用于连接至有源装置的第一组导电层、用于连接至外部装置的第二组导电层及介于所述第一组导电层与所述第二组导电层之间的中间层；及将电阻层放置于所述中间导电层中。

前述内容概述了数项实施例的构件，使得所属领域技术人员可较佳地理解本揭露的方面。所属领域技术人员应了解，所属领域技术人员可容易地使用本揭露作为用于设计或修改用于实施本文中所介绍的实施例的相同目的及/或达成本文中所介绍的实施例的相同优点的其它过程及结构的基础。所属领域技术人员还应认识到，所述等效构造并不背离本揭露的精神及范围，且在不背离本揭露的精神及范围的情况下，所述等效构造在本文中可做出各种改变、替代及变更。

符号说明

10 半导体装置

12 电阻层

22 半导体装置

22R 电阻层

25 晶体管

28 空间/所形成空间

32 半导体装置

32R 电阻层

41 一维导电层

42 一维导电层

43 二维导电层

43R 电阻器

50 半导体装置

52 电阻层

61 半导体装置

62 半导体装置

63 半导体装置

64 半导体装置

70 半导体装置

72 电阻层

72R 电阻器

75 有源装置

77 导电路径

80 半导体装置

81R 电阻器

82 电阻层

82R 电阻器

83R 电阻器

100 系统

110 第一计算机系统

112 硬件处理器/处理器

114 非暂时性计算机可读存储媒体/计算机可读存储媒体/存储媒体

114a 所产生经整合布局/铺设与布线工具

114b 电路设计

114c 计算机程序码/指令

114d 标准单元库

116 输入/输出接口

117 显示单元/显示器

118 网络接口

120 第二计算机系统

130 网络连接型存储装置/存储装置

140 网络

251 晶体管

252 晶体管

810 区域

820 区域

d 间隔

L1 长度

L2 长度

M0 下部导电层/导电层

M1 下部导电层/导电层

M2 下部导电层/导电层/第二导电层

M3 第三导电层/导电层

M4 第四导电层

M5 第五导电层

M11 毗邻导电层/上部导电层

M12 最顶部导电层/上部导电层

Mt 导电层/顶部导电层

Mx 导电层/下部导电层

Mx-1 导电层/下部导电层

Mx+1 导电层/下部导电层

Mx+2 导电层

Mx+3 导电层/中间导电层

My 导电层/中间导电层/二维导电层

My-1 导电层

My+1 导电层/中间导电层/二维导电层

My+2 导电层

My+3 导电层

Vup 通路

Vx+1 导电通路

Vx+2 导电通路

Vx+3 导电通路

Vy 通路

Vy-1 通路

Vy+1 通路

Vy-2 通路

Vy+2 通路

W 宽度