薄膜晶体管及其制造方法与流程

本发明涉及一种薄膜晶体管及其制造方法。

背景技术：

随着电子技术的高度发展，电子产品不断推陈出新。电子产品为了可应用于不同领域，可挠曲、轻薄以及外型不受限的特性逐渐受到重视。

就目前市面上已公开贩售的可挠式电子产品而言，其大多为具有固定曲率的弯曲式(bendable)产品。为了达到折叠式(foldable)产品的目标，小挠曲半径的可挠式电子产品是未来的大挑战。因此，如何使具有小挠曲半径的可挠式电子产品仍具有良好的制造良率(yield)及产品可靠度(reliability)，实已成目前亟欲解决的课题。

技术实现要素：

本发明的一实施例提供一种薄膜晶体管，其栅介电层的氢原子浓度小于6.5×10²⁰原子数/立方厘米而可以提升薄膜晶体管的可靠度。

本发明的一实施例提供一种薄膜晶体管的制造方法，其栅介电层的氢原子浓度小于6.5×10²⁰原子数/立方厘米而可以提升薄膜晶体管的可靠度。

本发明一实施例的薄膜晶体管，其包括可挠性基板、半导体层、第一栅极以及第一栅介电层。半导体层位于可挠性基板上。第一栅极位于可挠性基板上且对应于半导体层的部分区域。第一栅介电层位于第一栅极与半导体层之间。第一栅介电层与半导体层接触，且第一栅介电层的氢原子浓度小于6.5×10²⁰原子数/立方厘米。

本发明一实施例的薄膜晶体管的制造方法，其包括以下步骤。在可挠性基板上形成半导体层。在半导体层上形成第一栅介电层，第一栅介电层与半导体层接触，且第一栅介电层的氢原子浓度小于6.5×10²⁰原子数/立方厘米。在第一栅介电层上形成对应于半导体层的部分区域的第一栅极。

为让本发明更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。

附图说明

图1a至图1e为本发明的第一实施例的一种薄膜晶体管的制造方法的剖面示意图；

图2为本发明的第二实施例的一种薄膜晶体管的剖面示意图；

图3a至图3b为本发明的第三实施例的一种薄膜晶体管的制造方法的剖面示意图；

图4为本发明的第四实施例的一种薄膜晶体管的剖面示意图；

图5a至图5e为本发明的第五实施例的一种薄膜晶体管的制造方法的剖面示意图；

图6为本发明的第六实施例的一种薄膜晶体管的剖面示意图；

图7为本发明的第七实施例的一种薄膜晶体管的剖面示意图；

图8为本发明的第八实施例的一种薄膜晶体管的剖面示意图；

图9为本发明的比较例的薄膜晶体管的输出特性曲线图；

图10为本发明的测试例的薄膜晶体管的输出特性曲线图。

符号说明

100、200、300、400、500、600、700、800：薄膜晶体管

110：可挠性基板

120：缓冲层

130、530：半导体层

130a、530a：源极区

130b、530b：通道区

130c、530c：漏极区

140、540：第一栅介电层

150、550：第一栅极

160、560、760：绝缘层

160a：第一开口

160b：第二开口

170a：第一导通孔

170b：第二导通孔

170c：第三导通孔

170：图案化导电层

190、590：第二栅极

180、580：第二栅介电层

s：源极

d：漏极

具体实施方式

图1a至图1e是依照本发明的第一实施例的一种薄膜晶体管的制造方法的剖面示意图。

请参照图1a，提供可挠性基板110。可挠性基板110的材质可例如为聚亚酰胺(polyimide；pi)、聚碳酸酯(polycarbonate；pc)、聚醚砜(polyethersulfone；pes)、聚丙烯酸酯(polyacrylate；pa)、聚原冰烯(polynorbornene；pnb)、聚乙烯对苯二甲酸酯(polyethyleneterephthalate；pet)、聚醚醚酮(polyetheretherketone；peek)、聚萘二甲酸乙二醇酯(polyethylenenaphthalate；pen)或聚醚亚酰胺(polyetherimide；pei)等可挠性材料，在本发明不限于此。

在一些实施例中，在形成后续的膜层之前，可以先在可挠性基板110上形成缓冲层120。缓冲层120可为单层薄膜或是由多层薄膜所构成的叠层，本实施例不限定缓冲层120的层数、材质或形成方式。当缓冲层120是由多层薄膜所构成的叠层时，缓冲层120例如是由有机薄膜与无机薄膜交替堆叠所构成的叠层，或者，缓冲层120也可以是由多层无机薄膜堆叠所构成的叠层。当缓冲层120是由多层无机薄膜堆叠所构成的叠层时，缓冲层120可为氮化硅(siliconnitride；sinx)与氧化硅(siliconoxide；siox)交替堆叠的叠层。缓冲层120可以具有良好的接合力或较低的水气穿透率(vaporwatertransmissionrate；vwtr)，以提升薄膜晶体管100的可靠性(reliability)。缓冲层120也可以具有良好的隔热性，以在形成后续的膜层的制作工艺中，降低可能因升温而对可挠性基板110所造成的影响。

接着，在可挠性基板110上形成半导体层130。举例而言，可以先通过化学气相层积法(chemicalvapordeposition；cvd)以及光刻蚀刻制作工艺等类似的沉积以及图案化制作工艺，以在可挠性基板110上形成图案化的非晶硅薄膜。接着，可以通过激光结晶化(lasercrystallization)或准分子激光退火(excimerlaserannealing；ela)制作工艺以使非晶硅薄膜成为多晶硅薄膜，并使用激光对非晶硅膜进行扫描使其重新结晶而成为具有多晶硅的半导体层130，这种形成多晶硅的技术可以称为低温多晶硅(lowtemperaturepoly-silicon；ltps)制作工艺。一般而言，通过低温多晶硅制作工艺可以在较低(如：摄氏600度以下)的制作工艺温度中完成半导体层130的全部制作工艺，因而可以在半导体层130的制造过程中使可挠性基板110仍具有良好的稳定度或性质。

在一些实施例中，还可以包括进行离子注入(ionimplantation)制作工艺(未绘示)，以使半导体层130中具有掺杂离子，而且依照掺杂离子的种类不同，可形成具有n型或p型掺杂的通道区130b(channelregion)。

请参考图1b，在可挠性基板110上形成半导体层130之后，在半导体层130上形成第一栅介电层140。第一栅介电层140可以通过沉积制作工艺所形成。第一栅介电层140共形(conformal)覆盖于半导体层130上且直接接触半导体层130。在本实施例中，第一栅介电层140可以是将氢气、硅烷(如：甲硅烷(silane；sih4))、载气(惰性气体；如氦气(he))以及氧气/含氮气体(如：一氧化二氮(dinitrogenmonoxide；n2o)或氨气(nh3))相混合后，以等离子体增强化学气相沉积法(plasma-enhancedchemicalvapordeposition；pecvd)所形成具有氢原子掺杂的氧化硅层、氮化硅层或氮氧化硅(siliconoxynitride；sion)层。

在形成第一栅介电层140的等离子体增强化学气相沉积法制作工艺中，其惰性气体流量与总气体流量的比值可以为0.5至0.7，以使所形成的第一栅介电层140的氢原子浓度小于6.5╳10²⁰原子数/立方厘米(atoms/cm³)。在本实施例中，惰性气体可以为氦气(he)，但本发明不限于此。在其他实施例中，惰性气体也可以为氦气、氖气(ne)、氩气(ar)、氪气(kr)、氙气(xe)、氡气(rn)或上述气体的组合。除此之外，在前述的等离子体增强化学气相沉积法制作工艺中，可以通过调整其他的制作工艺参数(recipe)(如：射频(radiofrequency；rf)功率)，而可以在形成第一栅介电层140的过程中具有良好的镀率(depositionrate)(如：2.5至)且具有良好的膜质(filmquality)。

接着，请参照图1c，在第一栅介电层140上形成第一栅极150，其中第一栅极150位于半导体层130的通道区130b的正上方。第一栅极150可通过沉积以及图案化制作工艺等其他适宜制作工艺形成，在本实施例不限定第一栅极150材质或形成方式，但是第一栅极150需具有可传递电子信号的导电性质。

随后，以第一栅介电层140作为掩模(mask)进行离子注入制作工艺(未绘示)，以于半导体层130的相对两端形成彼此分离的源极区130a与漏极区130c，其中源极区130a与漏极区130c的离子注入制作工艺例如是以适当能量的离子注入，如砷(as)、磷(p)、硼(b)等离子作掺杂离子，以形成p型或n型的源极区130a与漏极区130c。

接着，请参照图1d，在半导体层130中形成源极区130a与漏极区130c之后，在第一栅介电层140上形成绝缘层160，以覆盖部分的第一栅介电层140以及位于第一栅介电层140上的第一栅极150。绝缘层160可通过沉积制作工艺、涂布制作工艺或其他适宜制作工艺形成，且可为单层薄膜或是由多层薄膜所构成的叠层，在本实施例不限定绝缘层160的层数、材质或形成方式，但是绝缘层160需具有电性绝缘的性质。

在本实施例中，绝缘层160共形覆盖第一栅介电层140以及第一栅极150，但本发明不限于此。在一些实施例中，绝缘层160例如可以通过研磨制作工艺(polishingprocess)而可以具有平坦的表面，以使后续形成于绝缘层160上的其他膜层可以位于绝缘层160的平坦表面上。

随后，可以通过蚀刻制作工艺(etchingprocess)或激光钻孔制作工艺(laserdrillingprocess)，以于绝缘层160上形成多个开口160a、160b。第一开口160a贯穿绝缘层160以及第一栅介电层140，以暴露出部分的源极区130a与部分的漏极区130c。第二开口160b贯穿绝缘层160，以暴露出部分的第一栅极150。

接着，请参照图1e，可以通过沉积制作工艺及/或电镀制作工艺等适宜的制作工艺在开口160a、160b中填入导电物质，以形成多个导通孔(conductivevia)170a、170b。位于第一开口160a内的第一导通孔170a电连接于源极区130a与漏极区130c，且对应于源极区130a的第一导通孔170a可以为源极s，对应于漏极区130c的第一导通孔170a可以为漏极d。位于第二开口160b内的第二导通孔170b电连接于第一栅极150。

在本实施例中，填入开口160a、160b内的导电物质可以进一步覆盖于绝缘层160上。随后，例如可以通过光刻及蚀刻制作工艺以使覆盖于绝缘层160上的导电物质图案化，以形成图案化导电层170。

经过上述制作工艺后即可大致上完成本实施例的薄膜晶体管100的制作。上述的薄膜晶体管100包括可挠性基板110、半导体层130、第一栅极150、第一栅介电层140、源极s以及漏极d。半导体层130位于可挠性基板110上且具有源极区130a、通道区130b以及漏极区130c，其中通道区130b位于源极区130a与漏极区130c之间。源极s以及漏极d分别耦接于半导体层130的源极区130a以及漏极区130c。第一栅极150位于可挠性基板110上且对应于半导体层130的通道区130b。第一栅介电层140位于第一栅极150与半导体层130之间，第一栅介电层140与半导体层130接触，且第一栅介电层140的氢原子浓度小于6.5×10²⁰原子数/立方厘米。

在硅质薄膜中，可以通过氢原子的掺杂而使硅原子与氢原子产生硅氢键结(si-hbonding)，以降低硅质膜层内硅原子的悬键(danglingbond)数量。在一般电子元件中，若其所包括的晶体管受到挠曲应力之后，可能会因为栅介电层内的硅氢键的键结断键而使晶体管产生的电性缺陷(如：临界电压(thresholdvoltage；vth)的改变)。因此，在本实施例的薄膜晶体管100中，可以通过降低第一栅介电层140的氢原子浓度，以对应地降低第一栅介电层140内的硅氢键键结数量。如此一来，在薄膜晶体管100受到挠曲应力之后，可以降低因为第一栅介电层140内的硅氢键的键结断键而使薄膜晶体管100产生电性缺陷的可能。举例而言，在本实施例中，由于第一栅介电层140的氢原子浓度小于6.5×10²⁰原子数/立方厘米，而可以使薄膜晶体管100在挠曲半径至少为1厘米(millimeter；mm)的小挠曲径条件之下，相较于未挠曲的薄膜晶体管100的临界电压飘移量(thresholdvoltagevariation)，经挠曲后的薄膜晶体管100的临界电压飘移量差值在0.05伏特(volt；v)以下，即对于薄膜晶体管100的临界电压飘移量不会具有太大的变化。

在本实施例中，半导体层130位于可挠性基板110与第一栅极150之间。换句话说，本实施例的薄膜晶体管100为上栅极(topgate)结构，但本发明不限于此。

在本实施例中，半导体层130通过前述的低温多晶硅制作工艺所形成。换句话说，半导体层130的材质可以包括晶硅材料及/或部分未结晶成晶硅的非晶硅材料，但本发明不限于此。

图2是依照本发明的第二实施例的一种薄膜晶体管的剖面示意图。请参考图1e与图2，本实施例的薄膜晶体管200与图1e的薄膜晶体管100的差异在于：薄膜晶体管200还包括位于第一栅极150以及第一栅介电层140之间的第二栅介电层180，且第二栅介电层180的氢原子浓度可以大于6.5×10²⁰原子数/立方厘米。

图3a至图3b是依照本发明的第三实施例的一种薄膜晶体管的制造方法的剖面示意图。请参考图3a与图3b，本实施例的薄膜晶体管300的制造方法与图1a至图1e的实施例的薄膜晶体管100的制造方法类似，差异在于：在形成缓冲层120之前，先在可挠性基板110上形成第二栅极190。第二栅极190的形成方式可以类似于前述实施例中的第一栅极150的形成方式，故于此不加以赘述。绝缘层160上的部分开口(未绘示)可以贯穿绝缘层160、第一栅介电层140以及缓冲层120，以在填入导电物质后形成连接于图案化导电层170与第二栅极190的第三导通孔170c。除此之外，其余的制作流程大致与图1d至图1e相同或相似，故于此不加以赘述。

请参考图1e与3b，本实施例的薄膜晶体管300与图1e的薄膜晶体管100的差异在于：在可挠性基板110与半导体层130之间具有第二栅极190。第一栅极150与第二栅极190可以接收/传送相同或相似的电子信号。换句话说，本实施例的薄膜晶体管300为双栅极(dualgate)结构。

图4是依照本发明的第四实施例的一种薄膜晶体管的剖面示意图。请参考图3b与图4，本实施例的薄膜晶体管400与图3b的薄膜晶体管300的差异在于：薄膜晶体管400还包括位于第一栅极150以及第一栅介电层140之间的第二栅介电层180，且第二栅介电层180的氢原子浓度可以大于6.5×10²⁰原子数/立方厘米。

图5a至图5e是依照本发明的第五实施例的一种薄膜晶体管的制造方法的剖面示意图。请同时参考图5a至图5e及图1a至图1e，在本实施例中，薄膜晶体管500的制造方法与薄膜晶体管100的制造方法相似，其类似的构件以相同的标号表示，且具有类似的功能，并省略描述。

请参照图5a，提供可挠性基板110。并且，在形成后续的膜层之前，可以选择性地先在可挠性基板110上形成缓冲层120。接着，在可挠性基板110上形成第一栅极550。在本实施例中，第一栅极550的材质或形成方式可以相同或相似于前述实施例的第一栅极150，故于此不加以赘述。

接着，请参照图5b，在形成第一栅极550之后，在第一栅极550上形成具有氢原子掺杂的第一栅介电层540，且第一栅介电层540的氢原子浓度小于6.5×10²⁰原子数/立方厘米。在本实施例中，第一栅介电层540的材质或形成方式可以相同或相似于前述实施例的第一栅介电层140，故于此不加以赘述。

接着，请参照图5c，在形成第一栅介电层540之后，通过低温多晶硅制作工艺以形成半导体层530。半导体层530位于第一栅介电层540上且与第一栅介电层540直接接触。随后，半导体层530可以通过区域性的离子注入制作工艺，以形成具有不同掺杂的源极区530a、通道区530b与漏极区530c。在本实施例中，半导体层530的材质或形成方式可以相同或相似于前述实施例的半导体层130，故于此不加以赘述。

接着，请参照图5d，在形成半导体层530之后，在半导体层530上形成绝缘层560，以覆盖部分的第一栅介电层540以及位于第一栅介电层540上的半导体层530。随后，在绝缘层560上形成多个第一开口560a，以暴露出部分的源极区530a与部分的漏极区530c。在本实施例中，绝缘层560的材质或形成方式可以相同或相似于前述实施例的绝缘层160，且第一开口560a的形成方式可以相同或相似于前述实施例的第一开口160a，故于此不加以赘述。

接着，请参照图5e，在第一开口560a中填入导电物质，以形成多个第一导通孔570a。对应于源极区130a的第一导通孔570a可以为源极s，对应于漏极区530c的第一导通孔570a可以为漏极d。填入第一开口560a内的导电物质可以进一步覆盖于绝缘层560上，并可将覆盖于绝缘层560上的导电物质图案化，以形成图案化导电层570。在本实施例中，第一导通孔570a及图案化导电层570的材质或形成方式可以相同或相似于前述实施例的第一导通孔170a及图案化导电层170，故于此不加以赘述。

经过上述制作工艺后即可大致上完成本实施例的薄膜晶体管500的制作。本实施例的薄膜晶体管500与图1e的薄膜晶体管100的差异在于：第一栅极550位于可挠性基板110与半导体层530之间。换句话说，本实施例的薄膜晶体管500为下栅极(bottomgate)结构。

图6是依照本发明的第六实施例的一种薄膜晶体管的剖面示意图。请参考图5a～图5e与图6，本实施例的薄膜晶体管600与图5a～图5e的薄膜晶体管500的差异在于：薄膜晶体管600还包括位于第一栅极550以及第一栅介电层540之间的第二栅介电层580。在本实施例中，第二栅介电层580的材质或形成方式可以相同或相似于前述实施例的第二栅介电层180，故于此不加以赘述。

图7是依照本发明的第七实施例的一种薄膜晶体管的剖面示意图。请参考图5a～图5e与图7，本实施例的薄膜晶体管700与图5a～图5e的薄膜晶体管500的差异在于：部分的图案化导电层570对应于半导体层530的通道区530b而可作为第二栅极590。第一栅极550与第二栅极590可以接收/传送相同或相似的电子信号。换句话说，本实施例的薄膜晶体管700为双栅极结构。除此之外，相较于前述实施例的绝缘层560，本实施例的绝缘层760可以具有较薄的厚度。

图8是依照本发明的第八实施例的一种薄膜晶体管的剖面示意图。请参考图7与图8，本实施例的薄膜晶体管800与图7的薄膜晶体管700的差异在于：薄膜晶体管800还包括位于第一栅极550以及第一栅介电层540之间的第二栅介电层580。

测试例

以下列测试例作为说明本发明实施例的薄膜晶体管可以在高挠曲条件之下，对于薄膜晶体管的临界电压飘移量不会具有太大的变化，特别以下列测试例作为说明。然而，这些测试例均不用以具体限制本发明之范畴。

请同时参考图9及图10。图9绘示本发明的比较例的薄膜晶体管的输出特性(transfercharacteristics)曲线图。图10绘示本发明的测试例的薄膜晶体管的输出特性曲线图。比较例的薄膜晶体管与测试例的薄膜晶体管在结构上皆为类似于图1e中具有上栅极(topgate)结构的薄膜晶体管100，差别仅在于测试例的薄膜晶体管的第一栅介电层的氢原子浓度小于6.5×10²⁰原子数/立方厘米。

具体而言，在图9及图10中分别显示了比较例的薄膜晶体管及测试例的薄膜晶体管在源极与漏极间具有-0.1伏特以及-10.1伏特的漏极偏压(drainbias；在图示中以vds表示)下，测量挠曲前及挠曲后的同一薄膜晶体管，在对栅极施加不同的栅极偏压(gatebias；在图示中以vgs表示)下源极与漏极间所对应产生的电流(draincurrent；在图示中以ids表示)。在图9及图10中，横轴为栅极偏压值(单位：伏特)，纵轴为对应产生的电流值(单位：安培)，实线为挠曲前的薄膜晶体管在-0.1伏特的漏极偏压下对栅极施加不同的栅极偏压下对应产生的电流值曲线，虚线为挠曲前薄膜晶体管在-10.1伏特的漏极偏压下对栅极施加不同的栅极偏压下对应产生的电流值曲线，点线为挠曲后薄膜晶体管在-0.1伏特的漏极偏压下对栅极施加不同的栅极偏压下对应产生的电流值曲线，虚点线为挠曲后薄膜晶体管在-10.1伏特的漏极偏压下对栅极施加不同的栅极偏压下对应产生的电流值曲线。

在图9中，挠曲前及挠曲后的比较例的薄膜晶体管的临界电压的差值约为0.4伏特。在图10中，挠曲前及挠曲后的测试例的薄膜晶体管的临界电压的差值为0.04伏特。也就是说，测试例的薄膜晶体管具有较佳的可靠度。

综上所述，本发明一实施例的薄膜晶体管其与半导体层相接触的栅介电层的氢原子浓度小于6.5×10²⁰原子数/立方厘米，而可以对应地降低栅介电层内的硅氢键键结数量。因此，在薄膜晶体管受到挠曲应力之后，可以降低因栅介电层内的硅氢键的键结断键而使薄膜晶体管产生电性缺陷的可能，而可以提升薄膜晶体管的可靠度。

虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。