一种基于CMOS工艺的ESD防护电路及结构的制作方法

本实用新型涉及集成电路技术领域，尤其涉及一种基于CMOS工艺的ESD防护电路及结构。

背景技术：

静电放电即ESD(Electro-Static discharge)，是指具有不同静电电位的物体互相靠近或直接接触引起的电荷转移。

随着集成电路制造技术的迅猛发展，集成电路产品的成本迅速降低，并向着多样化、普及化发展。集成电路产品不仅已经广泛应用于生产、生活、科研、国防等各个领域，其更新换代周期也越来越短。由于航天、军事等领域的特殊需要，集成电路器件也大大提高了集成度，而且在往低功耗、高可靠、多功能方向发展。

集成度提高的同时，集成电路中的绝缘层也越来越薄，抗过电压能力随着下降。如CMOS电路的耐击穿电压已降到80V-100V之间，VMOS电路的耐击穿电压有的只有30V，而千兆位的DRAM耐压仅为10V-20V。然而，集成电路器件在生产、运输、储存、装配和使用过程中(例如：手机应用芯片的程序被ESD打乱，使得手机出现花屏、白屏、声音不正常等现象)，人体及周围环境中的静电电压常常在数千伏甚至上万伏的范围。因此，静电放电防护设计已经成为集成电路可靠性设计中的一个重要环节。现阶段，低功耗CMOS工艺中ESD的静电防护能力低于3000V时，容易引起电子设备的故障或误动作，造成电磁干扰；还会击穿集成电路和精密电子元件，致使元件老化，降低生产成品率。

技术实现要素：

为了解决上述技术问题，本实用新型的目的是提供一种低功耗、基于CMOS工艺的ESD防护电路，提高ESD器件的静电防护能力。

为了解决上述技术问题，本实用新型的另一个目的是提供一种低功耗、基于CMOS工艺的ESD防护结构，提高ESD器件的静电防护能力，抑制闩锁效应的发生。

本实用新型所采用的技术方案是：一种基于CMOS工艺的ESD防护电路，包括预驱动端、驱动管、保护电路、输入/输出接口端和内部信号端，所述预驱动端的输出端与所述驱动管的输入端连接，所述驱动管的输出端与所述保护电路的输入端连接，所述保护电路的输出端与所述输入/输出接口端连接，所述内部信号端通过连接所述保护电路与所述输入/输出接口端连接，所述保护电路包括第一二极管和第二二极管，所述第一二极管的负极连接电源，所述第一二极管的正极分别与所述输入/输出接口端、所述第二二极管的负极连接，所述第二二极管的正极连接电源地。

作为上述方案的进一步改进，所述预驱动端包括第一预驱动端和第二预驱动端，所述驱动管包括第一PMOS晶体管和第一NMOS晶体管，所述第一预驱动端与所述第一PMOS晶体管的栅极连接，所述第一PMOS晶体管的源极连接电源，所述第一PMOS晶体管的漏极与所述第一NMOS晶体管的漏极连接，所述第一NMOS晶体管的源极连接电源地，所述第二预驱动端与所述第一NMOS晶体管的栅极连接。

作为上述方案的进一步改进，所述保护电路还包括第二PMOS晶体管和第二NMOS晶体管，所述第二PMOS晶体管的源极与栅极连接，所述第二PMOS晶体管的源极还分别与电源、所述第一PMOS晶体管的源极、所述第一二极管的负极连接，所述第一二极管的正极连接所述输入/输出接口端，所述第二PMOS晶体管的漏极分别与所述第二NMOS晶体管的漏极、所述第一PMOS晶体管的漏极、所述输入/输出接口端连接，所述第二NMOS晶体管的源极与栅极连接，所述第二NMOS晶体管的源极还分别与电源地、所述第一NMOS晶体管的源极、所述第二二极管的正极连接，所述第一二极管的负极连接所述输入/输出接口端，所述第二NMOS晶体管的漏极还分别与所述第二二极管的负极、所述第一NMOS晶体管的漏极连接。

作为上述方案的进一步改进，所述保护电路还包括第一电阻、第二电阻和第三NMOS晶体管，所述第三NMOS晶体管的源极与栅极连接，所述第三NMOS晶体管的源极连接电源地，所述第三NMOS晶体管的漏极与所述内部信号端连接，所述第三NMOS晶体管的漏极通过连接并联的第一电阻和第二电阻与输入/输出接口端连接。

一种基于CMOS工艺的ESD防护结构，包括衬底、阱区、晶体管、二极管、电阻和PAD层，所述阱区包括第一阱区、第二阱区，所述晶体管包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管，所述二极管包括第一二极管和第二二极管，所述电阻包括第一电阻和第二电阻，所述第一阱区和所述第二阱区设置在所述衬底上，所述第一阱区和所述第二阱区平行设置并彼此间隔，所述第一PMOS晶体管和所述第二PMOS晶体管并列设置在所述第一阱区内，所述第一NMOS晶体管、所述第二NMOS晶体管和所述第三NMOS晶体管并列设置所述第二阱区内，所述第一二极管和所述第二二极管设置在所述第一阱区和所述第二阱区之间，所述第一二极管和所述第二二极管平行设置并彼此间隔，所述PAD层覆盖在所述第一PMOS晶体管、第二PMOS晶体管、第一二极管、第二二极管、第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管的上方，所述第一电阻和所述第二电阻并列设置在所述第二阱区内，所述第一电阻和所述第二电阻之间彼此间隔，所述第一PMOS晶体管的源极连接电源，所述第一PMOS晶体管的漏极与所述第一NMOS晶体管的漏极连接，所述第一NMOS晶体管的源极连接电源地，所述第二PMOS晶体管的源极与栅极连接，所述第二PMOS晶体管的源极还分别与电源、所述第一PMOS晶体管的源极、所述第一二极管的负极连接，所述第一二极管的正极连接所述PAD层，所述第二PMOS晶体管的漏极分别与所述第二NMOS晶体管的漏极、所述第一PMOS晶体管的漏极、所述第一二极管的正极、所述PAD层连接，所述第二NMOS晶体管的源极与栅极连接，所述第二NMOS晶体管的源极还分别与电源地、所述第一NMOS晶体管的源极、所述第二二极管的正极连接，所述第一二极管的负极连接所述PAD层，所述第二NMOS晶体管的漏极还分别与所述第二二极管的负极、所述第一NMOS晶体管的漏极连接，所述第三NMOS晶体管的源极与栅极连接，所述第三NMOS晶体管的源极连接电源地，所述第三NMOS晶体管的漏极通过连接并联的第一电阻和第二电阻与PAD层连接。

作为上述方案的进一步改进，所述晶体管包括源极区、漏极区和栅极区，所述栅极区在源极区和漏极区间呈插指状分布，所述漏极区上设置有第一接触孔和第一通孔，所述第一接触孔与所述第一通孔沿第一方向错开设置，所述第一接触孔与所述第一通孔沿与所述第一方向垂直的第二方向错开，所述源极区上设置有第二接触孔，所述第一接触孔与所述第二接触孔沿第一方向错开设置。

作为上述方案的进一步改进，所述晶体管漏极区上覆盖有第一硅化物阻挡层，所述第一硅化物阻挡层在与所述第一接触孔对应位置上开设有第一窗口，所述第一窗口的面积大于所述第一接触孔面积。

作为上述方案的进一步改进，所述晶体管的漏极区、栅极区和源极区均呈矩形，所述源极区与所述栅极区之间的第一边角均为钝角，所述漏极区与所述栅极区之间的第二边角均为钝角。

作为上述方案的进一步改进，所述二极管包括间隔设置的第一区和第二区，所述第一区上设置有第三接触孔和第二通孔，所述第三接触孔与所述第二通孔交叉间隔设置，所述第二区上设置有第四接触孔和第三通孔，所述第四接触孔与所述第三通孔沿第三方向错开设置，所述第四接触孔与所述第三通孔沿与所述第三方向垂直的第四方向错开设置。

作为上述方案的进一步改进，所述二极管第一区和第二区上均覆盖有第二硅化物阻挡层，所述第二硅化物阻挡层在与所述第四接触孔对应位置上开设有第二窗口，所述第二窗口的面积大于所述第四接触孔的面积。

本实用新型的有益效果是：

一种基于CMOS工艺的ESD防护电路，预驱动端控制驱动管的开启和关闭进而控制输入/输出接口端的信号流方向，保护电路中的二极管与电源反接，利用二极管的反向击穿来保护输入/输出接口端不受高压静电的伤害，实现低功耗并提高抗静电能力，本实用新型ESD防护电路的输入/输出接口端耐电压水平达到HBM模型8000V。

一种基于CMOS工艺的ESD防护结构，将二极管设置在第一阱区和第二阱区之间以将PMOS晶体管和NMOS晶体管间隔开，抑制闩锁效应的发生，利用二极管的反向击穿来保护输入/输出接口端不受高压静电的伤害，实现低功耗并提高抗静电能力，本实用新型ESD防护电路的输入/输出接口端耐电压水平达到HBM模型8000V。

附图说明

下面结合附图对本实用新型的具体实施方式作进一步说明：

图1是本实用新型一种基于CMOS工艺的ESD静电防护电路原理框图；

图2是本实用新型一种基于CMOS工艺的ESD静电防护电路图；

图3是本实用新型一种基于CMOS工艺的ESD静电防护结构整体版图示意图；

图4是本实用新型晶体管版图的平面示意图；

图5是本实用新型晶体管结构的硅化物阻挡层平面示意图；

图6是本实用新型二极管版图的平面示意图。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

图1是本实用新型一种基于CMOS工艺的ESD静电防护电路原理框图，图2是本实用新型一种基于CMOS工艺的ESD静电防护电路图，结合图1和图2，一种基于CMOS工艺的ESD防护电路，包括预驱动端、驱动管、保护电路、输入/输出接口端和内部信号端，预驱动端的输出端与驱动管的输入端连接，驱动管的输出端与保护电路的输入端连接，保护电路的输出端与输入/输出接口端连接，内部信号端通过连接保护电路与输入/输出接口端连接。

本实施例中，保护电路包括第一二极管D1、第二二极管D2，第一二极管D1的负极连接电源VDD，第一二极管D1的正极分别与输入/输出接口端PAD和第二二极管D2的负极连接，第二二极管D2的正极连接电源地GND。

本实施例中，预驱动端包括第一预驱动端PDRV和第二预驱动端NDRV，驱动管包括第一PMOS晶体管P1和第一NMOS晶体管N1，第一预驱动端PDRV与第一PMOS晶体管的栅极连接，第一PMOS晶体管个源极连接电源VDD，第一PMOS晶体管的漏极与第一NMOS晶体管的漏极连接，第一NMOS晶体管的源极连接电源地GND，第二预驱动端NDRV与第一NMOS晶体管N1的栅极连接。

本实施例中，保护电路还包括第二PMOS晶体管P2和第二NMOS晶体管N2，第二PMOS晶体管P2的源极与栅极连接，第二PMOS晶体管P2的源极还分别与电源VDD、第一PMOS晶体管P1的源极、第一二极管D2的负极连接，第一二极管D1的正极连接输入/输出接口端PAD，第二PMOS晶体管P2的漏极分别与第二NMOS晶体管的漏极、第一PMOS晶体管P1的漏极、输入/输出接口端连接，第二NMOS晶体管N2的源极和栅极连接，第二NMOS晶体管N2的源极还分别与电源地GND、第一NMOS晶体管N1的源极、第二二极管D2的正极连接，第一二极管D1的负极连接输入/输出接口端PAD，第二NMOS晶体管N2的漏极还分别与第二二极管D2的负极、第一NMOS晶体管N1的漏极连接。

本实施例中，当预驱动端PDRV输出驱动P信号时，第一PMOS晶体管P1开启，此时，芯片内部输出信号经由第一PMOS晶体管P1通过输入/输出接口端PAD传输到片外设备，当预驱动端NDRV输出驱动N信号时，第一NMOS晶体管N1开启，此时，芯片内部输出信号经由第一NMOS晶体管N1通过输入/输出接口端PAD传输到片外设备，第二PMOS晶体管P2的栅极与源极短接，第二PMOS晶体管P2的栅极和源极相当于共同成为二极管的负极，第二PMOS晶体管P2的漏极相当于二极管的正极，第二PMOS晶体管P2与电源反接，第二NMOS晶体管N2的栅极与源极短接，第二NMOS晶体管N2的栅极和源极相当于共同成为二极管的正极，第二NMOS晶体管N2的漏极相当于成为二极管的负极，第二NMOS晶体管N2与电源反接，第一二极管D1的负极连接电源VDD，第二二极管D2的正极连接电源地GND。当输入/输出接口端PAD产生一个正ESD脉冲时，ESD电流分别从第二PMOS晶体管P2漏极流向源极、从第一二极管D1的正极流向负极，进行ESD能量的泄放。当输入/输出接口端PAD产生一个负ESD脉冲时，ESD电流分别从第二NMOS晶体管N2漏极流向源极、从第二二极管D2的负极流向正极，进行ESD能量的泄放。

作为上述实施例的进一步改进，保护电路还包括第一电阻R1、第二电阻R2和第三NMOS晶体管N3，其中，第三NMOS晶体管N3的源极与栅极连接，第三NMOS晶体管N3的源极连接电源地GND，第三NMOS晶体管的漏极与内部信号端PAD_I连接，第三NMOS晶体管N3的漏极通过连接并联的第一电阻R1和第二电阻R2与输入/输出接口端PAD连接。当输入/输出接口端PAD产生持续ESD电流信号时，第一电阻R1与第二电阻R2对输入/输出接口端PAD上的尖峰电压起到限流缓冲作用，持续ESD电流可以通过第一电阻R1和第二电阻R2经由第三NMOS晶体管N3泄放。

一种基于CMOS工艺的ESD防护电路，预驱动端控制驱动管的开启和关闭进而控制输入/输出接口端的信号流方向，保护电路中的二极管与电源反接，利用二极管的反向击穿来保护输入/输出接口端不受高压静电的伤害，实现低功耗并提高抗静电能力，本实用新型ESD防护电路的输入/输出接口端耐电压水平达到HBM模型8000V。

图3是本实用新型一种基于CMOS工艺的ESD静电防护结构整体版图示意图，如图3所示，一种基于CMOS工艺的ESD防护结构，包括衬底1、阱区、晶体管、二极管、电阻和PAD层3，其中，阱区包括第一阱区21和第二阱区22，晶体管包括第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、和第三NMOS晶体管N3，二极管包括第一二极管D1、第二二极管D2，电阻包括第一电阻R1和第二电阻R2。

具体的，本实施例中，第一阱区21和第二阱区22上设置衬底1上，第一阱区21和第二阱区22平行设置并彼此间隔，第一PMOS晶体管P1和第二PMOS晶体管P2并联设置在第一阱区21内，第一NMOS晶体管N1、第二NMOS晶体管N2和第三NMOS晶体管N3并列设置在第二阱区22内，第一二极管D1和第二二极管D2设置在第一阱区21和第二阱区22之间，用于增加PMOS晶体管与NMOS晶体管之间的间隔距离，抑制闩锁效应的发生，第一二极管D1和第二二极管D2平行设置并彼此间隔，PAD层3覆盖在第一PMOS晶体管P1、第二PMOS晶体管P2、第一二极管D1、第二二极管D2、第一NMOS晶体管N1、第二NMOS晶体管N2和第三NMOS晶体管N3的上方。本实施例中，第一电阻R1和第二电阻R2设置第二阱区22内，第一电阻R1和第二电阻R2并列放置，第一电阻R1和第二电阻R2之间彼此间隔。结合图1和图3，第一PMOS晶体管P1的源极连接电源VDD，第一PMOS晶体管P1的漏极与第一NMOS晶体管N1的漏极连接，第一NMOS晶体管N1的源极连接电源地GND，第二PMOS晶体管P1的源极与栅极连接，第二PMOS晶体管P2的源极还分别与电源VDD、第一PMOS晶体管P1的源极、第一二极管D1的负极连接，第一二极管D1的正极连接PAD层(图2中的输入/输出接口端PAD对应图3中的PAD层3)，第二PMOS晶体管P2的漏极分别与第二NMOS晶体管N2的漏极、第一PMOS晶体管P1的漏极、第一二极管D1的正极、PAD层连接，第二NMOS晶体管N2的源极和栅极连接，第二NMOS晶体管N2的源极还分别与电源地GND、第一NMOS晶体管N1的源极、第二二极管D2的正极连接，第一二极管D1的负极连接PAD层，第二NMOS晶体管N2的漏极N2还分别与第二二极管D2的负极、第一NMOS晶体管N1的漏极连接，第三NMOS晶体管N3的源极与栅极连接，第三NMOS晶体管N3的源极连接电源地GND，第三NMOS晶体管N3的漏极通过连接并联的第一电阻R1、第二电阻R2与PAD层连接。

图4是本实用新型晶体管版图的平面示意图，如图4所示，作为上述ESD防护结构实施例的进一步改进，本实施例中，晶体管包括源极区S、漏极区D和栅极区G，其中，栅极区G在源极区S和栅极区G间呈插指状分布，漏极区D上设置有第一接触孔C1和第一通孔V1，本实施例中，第一接触孔C1设置在漏极区D的中心位置且呈单列分布，以保证第一接触孔C1与漏极区D两侧栅极区G间隔一定的距离。本实施例中，第一接触孔C1与第一通孔V1沿第一方向A错开设置，第一接触孔C1与第一通孔V1沿与第一方向A垂直的第二方向B错开。源极区S上设置有第二接触孔C2，漏极区D上的第一接触孔C1与源极区S上的第二接触孔C2沿第一方向A错开设置，第一接触孔C1、第一通孔V1和第二接触孔C2以这样设置的方式，改善电流泄放的均匀性。

图5是本实用新型晶体管结构的硅化物阻挡层平面示意图，结合图4和图5，作为上述晶体管实施例的进一步改进，晶体管漏极区D覆盖有第一硅化物阻挡层SAB1，第一硅化物阻挡层SAB1在与第一接触孔C1对应位置上开设有第一窗口K1，第一窗口K1的面积大于第一接触孔C1的面积。在漏极区D上覆盖的第一硅化物阻挡层SAB1与第一接触孔C1对应位置上的第一硅化物阻挡层SAB1上开设第一窗口K1，增加晶体管漏极电阻，提高晶体管的ESD耐压，增加晶体管的可靠性。

作为上述晶体管结构实施例的进一步改进，本实施例中，晶体管的漏极区D、栅极区G和源极区S均呈矩形，其中，源极区S与相邻栅极区G之间的第一边角a均为钝角，避免源极区S与相邻栅极区G的边角产生尖端放电漏极区D与相邻栅极区G之间的第二边角b均为钝角，避免漏极区D与相邻栅极区G的边角产生尖端放电，从而提高晶体管ESD放电的耐压能力。

图6是本实用新型二极管版图的平面示意图，如图6所示，本实施例中，二极管包括间隔设置的第一区Q1和第二区Q2，本实施例中，第一区Q1呈环形，第二区Q2设置在第一区Q1的中心位置，本实施例中，第一区Q1为P区，第二区Q2相应为N区，显然的，第一区Q1也可以是N区，第二区Q2相应为P区。第一区Q1上设置有第三接触孔C3和第二接触孔V2，第三接触孔C3与第二通孔V2交叉间隔设置，第二区Q2上设置有第四接触孔C4和第三通孔V3，第四接触孔C4与第三通孔V3沿第三方向M错开设置，第四接触孔C4与第三通孔V3沿与所述第三方向M垂直的第四方向N错开设置，第四接触孔C4与第三通孔V3这样的设置摆放方式，可以使ESD电流均匀泄放。

具体的，二极管第一区和第二区上均覆盖有第二硅化物阻挡层SAB2，第二硅化物阻挡层SAB2在与第四接触孔C4对应位置上开设有第二窗口K2，第二窗口K2的面积大于第四接触孔C4的面积，增加二极管内部电阻，提高二极管ESD耐压能力。

一种基于CMOS工艺的ESD防护结构，将二极管设置在第一阱区和第二阱区之间以将PMOS晶体管和NMOS晶体管间隔开，抑制闩锁效应的发生，利用二极管的反向击穿来保护输入/输出接口端不受高压静电的伤害，实现低功耗并提高抗静电能力，本实用新型ESD防护电路的输入/输出接口端耐电压水平达到HBM模型8000V。

以上是对本实用新型的较佳实施进行了具体说明，但本实用新型创造并不限于所述实施例，熟悉本领域的技术人员在不违背本实用新型精神的前提下还可作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。