一种绝缘体上硅soi的esd保护电路的制作方法
【专利说明】
【技术领域】
[0001]本发明涉及静电放电(ESD)保护电路，特别涉及使用绝缘体上硅(SOI)器件用于保护箝位。
【【背景技术】】
[0002]通过减少寄生电容可以实现更高速的半导体器件。典型的金属氧化物半导体场效应晶体管(MOSFET)就在硅衬底上制造或在衬底上的阱内制造，对该衬底或阱具有很大的寄生电容。
[0003]绝缘体上硅(SOI)技术可以去除衬底或阱，以一个绝缘体层例如氧化埋层(buried oxide)来替代它。晶体管的源极、漏极和沟道通常都形成在氧化埋层上的薄膜，使得衬底有很少或没有寄生电容。因此SOI器件可以比传统的硅技术达到更高的运行速度。
[0004]但是，极微小的晶体管具有薄栅氧化层，一个相当小的电流甚至一个中等驱动力(电压)就能损坏它。当人们处理这些半导体器件时要特别小心。
[0005]通常积聚在人身上的静电可以通过半导体集成电路(IC或芯片)上的任何一对引脚而放电。通常使用自动化测试仪器对IC芯片的静电放电(ESD)防护进行常规测试，其将一个人体模型(HBM)电流脉冲施加在芯片的不同对的引脚上。可以选择任一对引脚用于ESD测试。
[0006]在电源箝位ESD保护电路中，1000?5000 μm栅宽的大晶体管被用于保护电路。这种大晶体管通常是场效应晶体管(FET)，称为BigFET。
[0007]图1显示一个现有技术的具有有源R-C触发BigFET箝位的电源和地之间ESD保护电路。
[0008]电容器22和电阻器20形成一个R-C触发电路。反相器10、12、14接收和传递电容器22和电阻器20之间的感应电压，并驱动η-沟道电源箝位ESD保护BigFET 18的栅极。
[0009]在正常电路工作条件下，电阻器20驱动反相器10的输入至高，产生一个低电平驱动η-沟道BigFET 18的栅极，使得其关断。当ESD脉冲施加在电源到地之间，电容器22保持反相器10的输入为低，同时维持一段时间，该时间由R-C时间常数确定。反相器10的低输入驱动η-沟道BigFET 18的栅极至高，从而开启η-沟道BigFET 18，将ESD电流从电源泄放到地，泄放施加到电源线的ESD脉冲。在R-C时间过去之后，电阻器20将反相器10的输入上拉至高，一个低电压被驱动至η-沟道BigFET 18的栅极上，从而将它关闭。
[0010]有时ESD脉冲极性是相反的。一个正脉冲可施加至地，而VDD接地。一个负脉冲也许开启不了 η沟道BigFET 18。但是，当N沟道BigFET18是用常规硅工艺来制作的，那么就存在寄生衬底二极管19，因为源极/漏极-衬底p-n结在η沟道BigFET 18之下。由于η沟道BigFET 18在物理上是一个大器件，那么寄生衬底二极管19也是一个大器件，其可以承载大ESD电流。施加到地的正ESD脉冲穿过寄生衬底二极管19泄放到VDD，而不是穿过η沟道BigFET 18。
[0011]图2是使用常规硅工艺制作的一个BigFET ESD保护器件的截面图。P-阱50形成在η-衬底56上，源极/漏极/体接触(tap)区域形成在场氧化层54的开口内，N+区42、44,48和P+区46形成在P-阱50内。
[0012]寄生衬底二极管19由P-阱50和N+区42形成。栅极52和栅氧化层60形成n_沟道BigFET 18，当一个正ESD脉冲施加在端子A上、而端子B接地时，η-沟道BigFET 18就在N+区42和N+区44之间传导电流。但是，当正ESD脉冲施加到端子B上而端子A接地时，η-沟道BigFETlS就保持关闭状态。相反，寄生衬底二极管19被正向偏压，并从端子B传导ESD脉冲经过P+区46、P-阱50，穿过ρη结到N+区42，然后输出到接地端子Α。
[0013]虽然电路设计者可能认为η-沟道BigFET 18正在提供保护，但是寄生衬底二极管19实际上可能正在传导负ESD脉冲。寄生衬底二极管19可能并不在电路图中，但是采用常规硅工艺时它仍然是存在的。
[0014]当工艺转移到绝缘体上硅(SOI)工艺时，对于常规硅工艺有用的ESD保护电路可能无法正常工作。SOI工艺没有寄生衬底二极管19。电流无法再通过寄生衬底二极管19被泄放，因为对于SOI工艺，不存在寄生衬底二极管19。
[0015]图3是SOI工艺上的BigFET ESD保护器件的截面图。在衬底56上形成有一层氧化埋层62。衬底56顶部可以是一个硅衬底或者可以是蓝宝石或其它衬底。在η-沟道BigFET 18(图1)中，氧化埋层62隔离了衬底56和N+区42、44以及形成在栅极52和栅氧化层60之下的沟道区64。ESD电流不可能从端子B穿过N+区44、再穿过衬底56到N+区42，再到端子Α，因为氧化埋层62阻止了所有电流流到衬底56。因此寄生衬底二极管19不存在。
[0016]在一个标准SOI工艺里，N+区42、44是形成在氧化埋层62上的。场氧化层54将每个SOI晶体管与其邻居相隔离开来。沟道区64是一个硅区，其与源/漏区有一个相反的掺杂区，例如对于NMOS晶体管有P型掺杂区。在一个浮体SOI工艺下，当栅极52处于高电压时，有一薄导电沟道区形成在栅氧化层60之下。这个导电沟道有一与该沟道区本身极性相反的载流子，所以该导电沟道被称为反转层(invers1n layer)。非导电的耗尽区(deplet1n reg1n)可形成在沟道区64的沟道之下，而沟道区64的其余部分未耗尽。在一个SOI全耗尽型器件中，所有的沟道区64都被耗尽，而不仅仅是沟道区域64的上方。栅氧化层60可以是一层薄的栅氧化层，或者可以是η-沟道BigFETlS的一层较厚的氧化层。
[0017]图4显示一个SOI FIN-FET器件。SOI工艺的另一种变化就是生产出FIN-FET器件。N+区42、44仍然形成在氧化埋层62的上方，但N+区域42、44是非常薄的，外形类似于散热片。N+区42和N+区域44之间的连接区是轻微P掺杂硅，作为晶体管的沟道。
[0018]栅极52围绕沟道连接区而形成。栅极52不是平的，是一个倒U形，围绕着N+区42,44之间的沟道连接区。作为栅氧化层60形成在沟道区的三侧面上，而不仅仅是在沟道区的上表面上。
[0019]对于相同的芯片面积，FIN-FET晶体管比等效的扁平晶体管可能要有更好的电流驱动，因为三维的栅极和沟道结构。当使用SOI或FIN-FET工艺时，ESD保护器件不能依靠寄生衬底二极管19。
[0020]一些SOI ESD保护器件添加一个分流二极管横跨在η-沟道BigFET 18上。但是，这个增加的分流二极管必定能够泄放比较大的ESD电流，因而需要大的面积和成本。
[0021]其他SOI ESD保护电路可能没有基于电源轨线保护(full rail protect1n)方案，其中ESD脉冲可施加于任一对引脚上，内部电路很容易损坏。
[0022]期望有一种使用SOI晶体管而没有寄生衬底二极管的ESD保护电路。期望能够主动地导通或者关断ESD保护电路。期望有一种SOI的ESD保护电路，对于任何ESD测试(zapping)组合的引脚，能提供全面的ESD保护。期望有一种不具有大的泄放二极管的SOIESD保护电路。期望有一种基于电源轨线(rail-based)和基于焊盘(pad-based)的全芯片保护的没有大泄放二极管的SOI ESD保护电路。
【【附图说明】】
[0023]图1显示一个现有技术的具有R-C触发的BigFET电源箝位的电源-到-地ESD保护电路。
[0024]图2显示一个使用典型硅工艺的BigFET ESD保护器件的截面图。
[0025]图3显示一个使用SOI工艺的BigFET ESD保护器件的截面图。
[0026]图4 显示一个 SOI FIN-FET。
[0027]图5是一个双向双通路绝缘体上硅(SOI)静电放电(ESD)保护电路的示意图。
[0028]图6显示双通路SOI ESD保护电路的正常上电状态。
[0029]图7显示双通路SOI ESD保护电路从VDD泄放正ESD脉冲到VSS。
[0030]图8显示双通路SOI ESD保护电路从VDD泄放负ESD脉冲到VSS。
[0031 ] 图9显示双通路SOI ESD保护电路从VSS泄放正ESD脉冲到VDD。
[0032]图1OA是一个从VDD到VSS的正HBM 2000V ESD输入脉冲的电流波形。
[0033]图1OB显示当图1OA的正HBM电流脉冲施加在VDD上而VSS保持接地时图5电路节点上的电压波形。
[0034]图1IA是一个从VSS到VDD的正HBM 2000V ESD输入脉冲的电流波形。
[0035]图1lB显示当图1lA的正HBM电流脉冲施加在VSS上而VDD保持接地时图5电路节点上的电压波形。
[0036]图12A-C模拟当VDD缓慢上电时可能会导致漏电的栅极电压。
[0037]图13显示一个有多个ESD保护结构的SOI芯片。
[0038]图14显示使用具有一触发电流的SOI器件的基于焊盘的