一种用于栅极接地nmos结构esd保护器件的制作方法
【技术领域】
[0001]本实用新型属于集成电路的静电放电保护领域，涉及一种用于栅极接地NMOS (Grounded-Gate NMOS, GGNM0S)结构ESD保护器件，可用于提高集成电路ESD保护的可靠性。
【背景技术】
[0002]静电放电(ESD)是集成电路可靠性的重要分支之一，集成电路在制造、运输与使用过程正都有可能因ESD而损坏，据统计，每年半导体工业由于ESD造成的经济损失达数十亿美元，研宄集成电路的ESD保护具有十分重要的意义。随着半导体制造工艺的发展，工艺线宽越来越窄，栅氧化层越来越薄，对集成电路的ESD保护提出了更高的要求。
[0003]集成电路的ESD保护电路主要由ESD保护单体器件构成，单体器件的ESD性能直接关系到ESD保护电路的保护能力。栅极接地NMOS (GGNMOS)是比较常用的ESD保护单体器件，开启电压较低，一般情况下能够对栅氧提供ESD保护，但是如果栅氧层继续变薄，栅氧层的击穿电压就会小于GGNMOS的开启电压，那么在GGNMOS开启之前栅氧就会被ESD电压打坏。GGNMOS器件的二次击穿电流较低，单位宽度ESD保护能力有限，单指GGNMOS结构往往无法达到所要的ESD保护等级要求，因此GGNMOS多以多指的版图方式实现。然而多指结构的GGNMOS有个缺陷，就是各个指条无法均匀导通。
[0004]以上所述GGNMOS在ESD保护应用正的问题，可以通过降低GGNMOS的开启电压，提高GGNMOS的二次击穿电流这两个方面来解决。因此改进传统GGNMOS的结构来使其达到上述的两个要求是本实用新型致力解决的问题。
【实用新型内容】
[0005]本实用新型的目的在于设计一种用于栅极接地NMOS的ESD保护器件降低其开启电压，提高栅极接地NMOS的二次击穿电流。此结构基于BCD工艺设计，在传统栅极接地NMOS基础上添加了 B⑶工艺自带的N型浅阱区域，通过调节此区域的尺寸可以调整栅极接地NMOS的开启电压与二次击穿电流。
[0006]本实用新型通过以下技术方案实现:
[0007]一种用于栅极接地NMOS结构ESD保护器件，其特征在于:包括P型衬底(111)，P型衬底(111)设有P阱(110)，所述P讲(110)内注有第一 P+区(101)、第一 N+区(102)、第二 N+ 区(103)、第二 P+ 区(104)、第三 N+ 区(105)、第四 N+ 区(106)、第三 P+ 区(10了)；第一 N+区(102)与第二 N+区(103)之间的P阱(110)上方有第一栅氧化层，第一栅氧化层上方有第一多晶硅；第三N+区(105)与第四N+区(106)的P阱(110)上方有第二栅氧化层，第二栅氧化层上方有第二多晶硅；P阱区(110)内还设有N型浅阱，所述N型浅阱为两个或四个；P型衬底(111)上还覆盖有若干氧化隔离层。
[0008]所述第一 P+区(101)、第一 N+区(102)与第一多晶硅共同引出一电极作为器件的阴极端口 ；所述第二多晶硅、第四N+区(106)与第三P+区(107)共同引出一电极也作为器件的阴极端口 ；第三P+区(104)上也引出一电极作为器件的阴极端口，上述三个阴极端口连接在一起，所有阴极端口都与地相接；第二 N+区(103)和第三N+区(105)共同引出一电极作为器件的阳极端口。
[0009]所述N型浅阱为两个时，两个N型浅阱分别为第一 N型浅阱(108)和第二 N型浅阱(109)，所述第一 N型浅阱(108)和第二 N型浅阱(109)分别位于第一 N+区(102)和第四N+区(106)下方；所述N型浅阱为四个时，所述四个N型浅阱分别为第一 N型浅阱(108)、第二 N型浅阱(109)、第三N型浅阱(112)、第四N型浅阱(113)，所述第一 N型浅阱(108)、第二 N型浅阱(109)、第三N型浅阱(112)、第四N型浅阱(113)分别位于第一 N+区(102)、第四N+区(106)、第二 N+区(103)、第三N+区(105)下方。
[0010]本实用新型的有益技术效果为:
[0011](I)本实用新型在普通多指栅极接地NMOS的基础上多了一层N型浅阱区，降低了栅极接地NMOS的开启电压，同等器件宽度下提高了栅极接地NMOS的二次击穿电流；
[0012](2)本实用新型结构基于现有的B⑶工艺设计，无须增加额外的掩膜版和工艺步骤。
【附图说明】
[0013]图1是本实用新型实例一器件的内部结构剖面；
[0014]图2是本实用新型实例二器件的内部结构剖面。
【具体实施方式】
[0015]下面结合附图和【具体实施方式】对本实用新型作进一步详细的说明:
[0016]本实用新型实例设计了一种用于栅极接地NMOS结构ESD保护器件，此器件在经典栅极接地NMOS结构的基础上在漏极区域下方添加了 B⑶工艺自带的N型浅阱区域，降低了栅极接地NMOS的开启电压，提高了栅极接地匪OS的二次击穿电流。
[0017]如图1所示是本实用新型实例一器件的内部结构剖面，包括P型衬底(111)，P型衬底(111)设有P阱(110)，所述P讲(110)内注有第一 P+区(101)、第一 N+区(102)、第二 N+区(103)、第二 P+区(104)、第三 N+区(105)、第四 N+区(106)、第三 P+区(107);第一N+区(102)与第二 N+区(103)之间的P阱(110)上方有第一栅氧化层，第一栅氧化层上方有第一多晶硅；第三N+区(105)与第四N+区(106)的P阱(110)上方有第二栅氧化层，第二栅氧化层上方有第二多晶硅；P阱区(110)内还设有N型浅阱，所述N型浅阱为两个，两个N型浅阱分别为第一 N型浅阱(108)和第一 N型浅阱(109)，所述第一 N型浅阱(108)和第二 N型浅阱(109)分别位于第一 N+区(102)和第四N+区(106)下方；P型衬底(111)上还覆盖有若干氧化隔离层。
[0018]所述第一 P+区(101)、第一 N+区(102)与第一多晶硅共同引出一电极作为器件的阴极端口 ；所述第二多晶硅、第四N+区(106)与第三P+区(107)共同引出一电极也作为器件的阴极端口 ；第三P+区(104)上也引出一电极也作为器件的阴极端口，上述三个阴极端口连接在一起，所有阴极端口都与地相接；第二 N+区(103)和第三N+区(105)共同引出一电极作为器件的阳极端口。
[0019]如图2所示为本实施例二结构示意图，包括P型衬底(111)，P型衬底(111)设有P阱(110)，所述P阱(110)内注有第一 P+区(101)、第一 N+区(102)、第二 N+区(103)、第二P+ 区(104)、第三 N+ 区(105)、第四 N+ 区(106)、第三 P+ 区(10了)；第一 N+ 区(10? 与第二 N+区(103)之间的第一 P阱(110)上方有第一栅氧化层，第一栅氧化层上方有第一多晶硅；第三N+区(105)与第四N+区(106)的P阱(110)上方有第二栅氧化层，第二栅氧化层上方有第二多晶硅；第一 P阱区(110)内还设有N型浅阱，所述N型浅阱为四个，四个N型浅阱分别为第一 N型浅阱(108)、第二 N型浅阱(109)、第三N型浅阱(112)、第四N型浅阱(113)，所述第一 N型浅阱(108)、第二 N型浅阱(109)、第三N型浅阱(112)、第四N型浅阱(113)分别位于第一 N+区(102)、第四N+区(106)、第二 N+区(103)、第三N+区(105)下方；P型衬底(111)上还覆盖有若干氧化隔离层。
[0020]所述第一 P+区(101)、第一 N+区(102)与第一多晶硅共同引出一电极作为器件的阴极端口 ；所述第二多晶硅、第四N+区(106)与第三P+区(107)共同引出一电极也作为器件的阴极端口 ；第三P+区(104)上也引出一电极作为器件的阴极端口，上述三个阴极端口连接在一起，所有阴极端口都与地相接；第二 N+区(103)和第三N+区(105)共同引出一电极作为器件的阳极端口。
[0021]本实用新型实例通过改变N型浅阱个数实现栅极接地NMOS降低栅极接地NMOS的开启电压，提高了栅极接地NMOS的二次击穿电流。
[0022]以上实施例仅用以说明本实用新型的技术方案而非限制，尽管参照较佳实例对本实用新型进行了详细说明，本领域的普通技术人员应当理解，可以对本实用新型的技术方案进行修改或者等同替换，而不脱离本实用新型技术方案的宗旨和范围，其均应涵盖在本实用新型的权利要求范围当正。
【主权项】
1.一种用于栅极接地NMOS结构ESD保护器件，其特征在于:包括P型衬底(111)，P型衬底(111)内设有P阱(110)，所述P阱(110)内注有第一 P+区(101)、第一 N+区(102)、第二N+ 区(103)、第二 P+ 区(104)、第三 N+ 区(105)、第四 N+ 区(106)、第三 P+ 区(10了)；第一 N+区(102)与第二 N+区(103)之间的P阱(110)上方有第一栅氧化层，第一栅氧化层上方有第一多晶硅；第三N+区(105)与第四N+区(106)的P阱(110)上方有第二栅氧化层，第二栅氧化层上方有第二多晶硅；P阱区(110)内还设有N型浅阱，所述N型浅阱为两个或四个；P型衬底(111)上还覆盖有若干氧化隔离层；所述第一 P+区(101)、第一 N+区(102)与第一多晶硅共同引出一电极作为器件的阴极端口 ；所述第二多晶硅、第四N+区(106)与第三P+区(107)共同引出一电极也作为器件的阴极端口 ；第三P+区(104)上也引出一电极也作为器件的阴极端口，上述三个阴极端口连接在一起，所有阴极端口都与地相接；第二N+区(103)和第三N+区(105)共同引出一电极作为器件的阳极端口。
2.根据权利要求1所述的一种用于栅极接地NMOS结构ESD保护器件，其特征在于:所述N型浅阱为两个时，两个N型浅阱分别为第一N型浅阱(108)和第二N型浅阱(109)，所述第一 N型浅阱(108)和第二 N型浅阱(109)分别位于第一 N+区(102)和第四N+区(106)下方；所述N型浅阱为四个时，所述四个N型浅阱分别为第一 N型浅阱(108)、第二 N型浅阱(109)、第三N型浅阱(112)、第四N型浅阱(113)，所述第一 N型浅阱(108)、第二 N型浅阱(109)、第三N型浅阱(112)、第四N型浅阱(113)分别位于第一 N+区(102)、第四N+区(106)、第二 N+区(103)、第三 N+区(105)下方。
【专利摘要】本实用新型公开了一种用于栅极接地NMOS结构ESD保护器件，其包括P型衬底，P型衬底设有P阱，所述P阱内注有第一P+区、第一N+区、第二N+区、第二P+区、第三N+区、第四N+区、第三P+区；第一N+区与第二N+区之间的P阱上方有第一栅氧化层，第一栅氧化层上方有第一多晶硅；第三N+区与第四N+区的P阱上方有第二栅氧化层，第二栅氧化层上方有第二多晶硅；P阱区内还设有N型浅阱，所述N型浅阱为两个或四个；P型衬底上还覆盖有若干氧化隔离层。本结构在普通多指栅极接地NMOS的基础上多了数个N型浅阱区，可以降低栅极接地NMOS的开启电压，提高栅极接地NMOS的二次击穿电流。
【IPC分类】H01L29-06, H01L27-06, H01L27-02
【公开号】CN204271087
【申请号】CN201420806194
【发明人】刘志伟, 盛洪宁
【申请人】杭州捷茂微电子有限公司
【公开日】2015年4月15日
【申请日】2014年12月18日