Esd nmos器件结构的制作方法
【专利摘要】本发明提供了一种ESD NMOS器件结构，包括：衬底、形成在衬底内的P阱和N阱、形成在P阱中的NMOS器件源极区域和NMOS器件漏极区域、形成在N阱上部的N型漏极区、形成在P阱区域上方的介于NMOS器件源极区域和NMOS器件漏极区域之间的栅极结构；其中，NMOS器件漏极区域和N型漏极区通过第一浅沟槽隔离隔开。P阱中形成有通过第二浅沟槽隔离与NMOS器件源极区域隔开的保护环区域。
【专利说明】
ESD NMOS器件结构
技术领域
[0001]本发明涉及半导体设计及制造领域，更具体地说，本发明涉及一种静电释放(Electro Static Discharge，ESD)NM0S器件结构。
【背景技术】
[0002]随着半导体器件技术不断进入亚微米、深亚微米，静电释放保护器件可靠性变得越来越重要。为了克服轻掺杂漏区(Lightly Doped Drain，LDD)结构带来的静电释放保护能力下降的问题，静电释放离子注入(ESD impIant)技术配合娃化物挡板(Salicideblocking，SAB)工艺，可以获得很好的效果。通常，ESD器件需要硅化物挡板SAB掩膜来提高NMOS的ESD保护能力，而减少掩膜可以显著降低成本，特别对于纳米级集成电路设计和制造尤其重要。
[0003]此外，为提高ESD器件的电流泻放能力，ESDNMOS设计多采用多指状设计结构，但保证其均匀开启是ESD电路设计的一个重要方面。在GGNMOS(grounded-gate NMOS，栅极接地的NM0S)ESD器件的多指状设计时，很难保证指条同时触发，为避免这种情况的方法，传统方法是使用硅化物挡板SAB技术来提高漏区压仓电阻，以保证各指条均匀的承担泄流任务，让电流均匀的在硅片体内流动，也需要对版图进行设计。
[0004]在现有技术中，提出了一些方案(例如，美国专利US7170726B2)采用电感耦合网络来提高ESD匪OS的多指状开启均匀性。但该方法电感面积较大。另外一个方案(例如，美国专利US6747501B2)采用控制电路技术来提高ESD NMOS器件结构的开启均匀性，但也存在电路复杂和面积大的缺点。
【发明内容】
[0005]本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种不需要SAB掩膜的新结构的ESD匪OS器件结构，其采用N阱和新型版图技术来提高漏区的压仓电阻，从而同样可以提高WOS的ESD保护能力，实现了 NMOS器件的ESD保护，同时节省了硅化物挡板SAB掩膜，大大降低了成本。
[0006]为了实现上述技术目的，根据本发明，提供了一种ESDNMOS器件结构，包括:衬底、形成在衬底内的P阱和N阱、形成在P阱中的NMOS器件源极区域和NMOS器件漏极区域、形成在N阱上部的N型漏极区、形成在P阱区域上方的介于匪OS器件源极区域和NMOS器件漏极区域之间的栅极结构;其中，NMOS器件漏极区域和N型漏极区通过第一浅沟槽隔离隔开。
[0007]优选地，P阱中形成有通过第二浅沟槽隔离与NMOS器件源极区域隔开的保护环区域。
[0008]优选地，在ESD NMOS器件结构表面形成有多晶硅化物。
[0009]优选地，保护环区域是P型掺杂。
[0010]优选地，保护环区域的掺杂浓度大于P阱的掺杂浓度。
[0011]优选地，衬底是P型掺杂的。
[0012]优选地，保护环区域的掺杂浓度大于衬底的掺杂浓度。
[0013]本发明提出了一种不需要SAB掩膜的新结构，采用N阱和新型版图技术来提高漏区的压仓电阻，从而同样可以提高WOS的ESD保护能力，实现了 NMOS器件的ESD保护，同时节省了 SAB掩膜，大大降低了成本。而且，N阱电阻比硅化物挡板后有源区N型重掺杂(N+)电阻大，多指状开启效果更明显，ESD性能更好。由此，本发明不仅在实现ESD保护功能的同时减少一道掩膜(SAB掩膜)，而且增强了电流泻放能力和开启均匀性。
【附图说明】
[0014]结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中:
[0015]图1示意性地示出了根据本发明优选实施例的ESDNMOS器件结构的俯视图。
[0016]图2示意性地示出了根据本发明优选实施例的ESDNMOS器件结构的截面图。
[0017]需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
【具体实施方式】
[0018]为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
[0019]图1示意性地示出了根据本发明优选实施例的ESDNMOS器件结构的俯视图。图2示意性地示出了图1所示的根据本发明优选实施例的ESD NMOS器件结构沿线A-A截取的截面图。
[0020]如图1和图2所示，根据本发明优选实施例的ESD匪OS器件结构包括:衬底100、形成在衬底100内的P阱10和N阱20、形成在P阱10中的NMOS器件源极区域11和NMOS器件漏极区域12、形成在N阱20上部的N型漏极区30、形成在P阱10区域上方的介于NMOS器件源极区域11和NMOS器件漏极区域12之间的栅极结构40;其中，匪OS器件漏极区域12和N型漏极区30通过第一浅沟槽隔离51隔开(S卩，匪OS器件漏极区域和N型漏极区30为漏极，由同一次相同浓度注入工艺形成，只是被第一浅沟槽隔离51隔离开了)。
[0021]而且，P阱10中还形成有通过第二浅沟槽隔离52与匪OS器件源极区域11隔开的保护环区域60。
[0022]在ESD NMOS器件结构表面形成有多晶硅化物。
[0023]其中，保护环区域60是P型掺杂。
[0024]其中，保护环区域60的掺杂浓度大于P阱10的掺杂浓度。
[0025]其中4型漏极区30的掺杂浓度大于N阱20的掺杂浓度。
[0026]优选地，衬底100是P型掺杂的。而且进一步优选地，保护环区域60的掺杂浓度大于衬底100的掺杂浓度。
[0027]对于上述器件结构，漏极扩展区利用有源区掩膜及工艺形成不少于两个浅沟槽隔离结构，并利用N阱掩膜在此区域进行N阱离子注入，以改善NMOS器件的ESD保护性能。在所述结构中漏极扩展区形成浅沟槽隔离和N阱后，进行正常漏极重掺杂(N+)离子注入，其后不进行硅化物挡板，而进行正常的自对准多晶硅化物(SALICIDE)工艺。
[0028]漏极扩展区形成浅沟槽隔离和N阱结构，该结构较传统结构具有更大的压仓电阻(ballast电阻)，从而提高ESD NMOS器件结构的静电释放电流能力。
[0029]进一步地，可对漏极扩展区形成STI和N阱结构进行优化，包括对称结构、环形结构，从而提高ESD NMOS器件结构的开启均匀性。
[0030]本发明提出了一种不需要SAB掩膜的新结构，采用N阱和新型版图技术来提高漏区的压仓电阻，从而同样可以提高WOS的ESD保护能力，实现了 NMOS器件的ESD保护，同时节省了 SAB掩膜，大大降低了成本。而且，N阱电阻比硅化物挡板后有源区N型重掺杂(N+)电阻大，多指状开启效果更明显，ESD性能更好。
[0031]由此，本发明不仅在实现ESD保护功能的同时减少一道掩膜(SAB掩膜)，而且增强了电流泻放能力和开启均匀性。
[0032]此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
[0033]可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【主权项】
1.一种ESD匪OS器件结构，其特征在于包括:衬底、形成在衬底内的P阱和N阱、形成在P阱中的NMOS器件源极区域和NMOS器件漏极区域、形成在N阱上部的N型漏极区、形成在P阱区域上方的介于WOS器件源极区域和NMOS器件漏极区域之间的栅极结构；其中，匪OS器件漏极区域和N型漏极区通过第一浅沟槽隔离隔开。2.根据权利要求1所述的ESDNMOS器件结构，其特征在于，P阱中形成有通过第二浅沟槽隔离与NMOS器件源极区域隔开的保护环区域。3.根据权利要求1或2所述的ESDNMOS器件结构，其特征在于，在ESD匪OS器件结构表面形成有多晶硅化物。4.根据权利要求1或2所述的ESDNMOS器件结构，其特征在于，保护环区域是P型掺杂。5.根据权利要求1或2所述的ESD匪OS器件结构，其特征在于，保护环区域的掺杂浓度大于P讲的掺杂浓度。6.根据权利要求1或2所述的ESD匪OS器件结构，其特征在于，N型漏极区的掺杂浓度等于漏极区域的掺杂浓度。7.根据权利要求1或2所述的ESDNMOS器件结构，其特征在于，衬底是P型掺杂的。8.根据权利要求7所述的ESD匪OS器件结构，其特征在于，保护环区域的掺杂浓度大于衬底的掺杂浓度。
【文档编号】H01L27/02GK106024896SQ201610510501
【公开日】2016年10月12日
【申请日】2016年6月30日
【发明人】颜丙勇, 杜宏亮
【申请人】上海华力微电子有限公司