一种功率vdmos器件二极管并联式esd防护机构的制作方法
【技术领域】
[0001]本发明属于半导体功率器件，具体涉及一种功率VDMOS器件二极管并联式ESD防护机构。
【背景技术】
[0002]在现有的电子保护器件中，兼有双极晶体管和普通MOS器件优点的功率VDMOS器件因具有开关速度快、开关损耗小、输入阻抗高、驱动功率小、频率特性好、跨导高度线性、工作耐压高、导通电阻低等特点，现在已广泛应用于包括电机调速、逆变器、不间熠电源、开关电源、电子开关、高保真音响、汽车电器和电子镇流器等领域，有着广阔的发展和应用前景。
[0003]而现有的高压功率VDMOS器件的栅极氧化层厚度比较薄，通常在10nm以下，这种结构特点决定功率VDMOS是静电敏感型器件。随着工艺水平的不断提高和功率VDMOS制程大幅改进，VDMOS器件尺寸不断缩小，栅氧化层厚度也越来越薄，VDMOS器件的这种发展非常不利于器件抗静电放电(electro-static discharge，ESD)承受能力，造成VDMOS器件的保护失效。而ESD冋题造成的失效包括破坏性失效和潜在性失效两种。破坏性失效会导致器件的氧化层、Pn结，甚至绝缘层击穿等，致使器件完全丧失功能，无法正常工作。而潜在性失效虽然不会直接破坏器件的功能性，但是会在器件的内部造成损伤，从而减弱器件的抗电过应力的能力、缩短器件的工作寿命等，影响其应用电路的可靠性。由于上述ESD问题造成的失效后果比较严重，因此，改善VDMOS器件静电放电防护的能力对提高产品的可靠性具有不可忽视的作用。
[0004]目前，常用的ESD防护结构包括可控硅(SCR)、栅接地的NMOS (GGNMOS)、栅接地的PMOS (GGPMOS)、多晶硅/体硅形成的背对背齐纳二极管、体硅背对背齐纳二极管以及电阻等。上述的SCR、GGNMOS、GGPMOS结构在工艺实现上比较复杂，并且与VDMOS工艺不兼容，同时也会造成器件制造成本的上升。因此，此类ESD保护结构常常用于集成电路的I/O防护结构中，而很少应用于分立元器件。多晶硅/体硅形成的背对背齐纳二极管以及体硅背对背齐纳二极管等ESD保护结构虽然工艺实现比较简单，但是存在漏源电流大、寄生效应明显、衬底耦合噪声大等缺点，会引起器件的损伤，不利于器件的正常工作。
[0005]因此，需要寻求新的结构和技术手段来防护VDMOS器件的ESD，使其在大功率、高电压下可靠工作。
【发明内容】
[0006]本发明的目的是提供一种功率VDMOS器件二极管并联式ESD防护机构，来克服现有ESD保护结构所存在的以上不足，该功率VDMOS器件二极管并联式ESD防护机构采用背对背二极管结构作为ESD保护结构，生产工艺简单，且能克服现有技术所存在的漏源电流大、寄生效应明显、衬底耦合噪声大等缺点，具有结构稳定性好、ESD防护可靠且与VDMOS器件制造工艺兼容等优点。
[0007]为解决上述技术问题，本发明所采用的技术方案是:
一种功率VDMOS器件二极管并联式ESD防护机构，它包括由若干个VDMOS单元一起构成的功率VDMOS器件，和由若干个齐纳二极管单元构成的ESD保护结构，所述ESD保护结构的等效输出端并接在所述功率VDMOS器件的栅极和源极两端；所述齐纳二极管单元的反向击穿电压大于所述一种功率VDMOS器件二极管并联式ESD防护机构的最大栅源工作电压，且小于栅氧化层的最小击穿电压。
[0008]作为对本发明的限定:所有VDMOS单元的结构完全相同，相互间等间距分布。
[0009]作为对本发明中VDMOS单元的限定:每一 VDMOS单元的结构包括从下至上依次层叠的金属互连层、η+衬底层、η-外延层，在η-外延层的顶端向下延伸设有ρ+区，在ρ+区外围设有p-Body区，在p-Body区的顶端向下延伸设有η+区，η+区的顶端从下至上依次层叠有栅氧化层、η+多晶硅层，所述η+多晶硅层顶端设有二氧化硅层和金属互连层，其中:
η+区作为VDMOS单元的源极，设置在p-Body区上且分布在ρ+区四周； η+多晶硅层与金属互连层连接在一起后分别引出VDMOS单元的栅极和源极。
[0010]作为对VDMOS单元的进一步限定:所有VDMOS单元的栅极通过η+多晶硅层连接一起构成功率VDMOS器件的栅极，所有VDMOS单元的源极通过金属互连层连接一起构成功率VDMOS器件的源极。
[0011]作为对齐纳二极管单元的限定:所述齐纳二极管单元等距离随机分布在VDMOS单元分布的几何图形中，且ESD保护结构的结构有两种:
①所述齐纳二极管单元中一个齐纳二极管的阴极与另一个齐纳二极管的阴极相连，其阳极则与第三个齐纳二极管的阳极相连，如此依次相串联后，并接在功率VDMOS器件的栅极与源极之间；
②所有的齐纳二极管单元分为数量相同的两组齐纳二极管单元组，每组中的齐纳二极管单元分别串联，串联后的一组齐纳二极管单元组的终端阳极与另一组齐纳二极管组的终端阳极相连，两组齐纳二极管单元组的终端阴极分别连接功率VDMOS器件的栅极与源极。
[0012]作为对齐纳二极管的进一步限定:齐纳二极管单元与左右相邻的两个单元间的分布排列关系为以下情形之一:
①VDMOS单元、齐纳二极管单元、VDMOS单元；
②VDMOS单元、齐纳二极管单元、齐纳二极管单元；
③齐纳二极管单元、齐纳二极管单元、齐纳二极管单元；
相邻的VDMOS单元和齐纳二极管单元之间用厚膜二氧化硅隔离，两个相邻的齐纳二极管单元之间用厚膜的二氧化硅隔离，相互独立。
[0013]作为对齐纳二极管的另一种限定:所述齐纳二极管单元的结构为以下情形之一:
1、第一种结构
包括等效的两个结构相同的、构成背对背二极管的齐纳二极管，所述的齐纳二极管包括自下而上依次层叠的金属互连层、η+衬底层、η-外延层，所述η-外延层的顶端自上而下延伸设有p-Body区，在每个ρ+区外围设有ρ-区，在每个ρ+区的顶端自上而下延伸分别设有一个η+区，所述齐纳二极管的两个η+区相连作为构成的背对背齐纳二极管的阴极；
I1、第二种结构
包括一个齐纳二极管，所述的齐纳二极管包括自下而上依次层叠的金属互连层、η+衬底层、η-外延层，所述η-外延层的顶端自上而下延伸设有p-Body区，所述ρ-Body上设有P+区和η+区，所述p+区的四周设有P-区，而该p+区的顶端自上而下延伸设有一个η+区，且该P+区位于η+区的垂直下方，所述η+区的外还环绕有另一个P+区，该P+区的四周同样设有P-区，所述η+区作为齐纳二极管的阴极，η+区外环绕的ρ+区作为齐纳二极管的阳极。
[0014]作为对齐纳二极管的进一步限定:所述第一种结构的背对背二极管的齐纳二极管单元和第二种结构齐纳二极管单元的面积为VDMOS单元面积的整数倍，每一种结构的齐纳二极管单元共用同一 η+衬底层与η-外延层，齐纳二极管单元之间通过二氧化硅层进行隔离。
[0015]作为对本发明的进一步限定:所有的VDMOS单元与齐纳二极管单元共用同一金属互连层、η+衬底层、η-外延层，每个VDMOS单元、齐纳二极管单元处于独立的p-Body区上，彼此之间通过二氧化硅进行隔离，所述η+衬底层作为功率VDMOS器件的漏极D。
由于采用了上述的技术方案，本发明与现有技术相比，所取得的技术进步在于:
(1)本发明设有VDMOS器件与ESD保护结构，其中ESD保护结构齐纳二极管单元构成，利用齐纳二极管的反向击穿电压来进行ESD防护，寄生效应小、防护效果更好、更可靠；
(2)本发明的齐纳二极管单元与VDMOS单元同处于η+衬底层与η-外延层上，并相互隔离，使得制造工艺简单，并且与VDMOS工艺十分兼容；
(3)本发明的齐纳二极管单元处于VDMOS单元所分布的几何图形内，并且有二氧化硅层隔离，增加了 ESD防护结构的独立性，减小了其对功率VDMOS器件结构的影响；
(4)本发明的每个齐纳二极管单元处于一个p-Body区中，且表面有二氧化硅层防护隔离，使其成为独立的单元，不仅漏电流小，而且正向开启电压恒定。
[0016]综上所述，本发明采用若干个串联齐纳二极管单元的反向击穿电压之和大于功率VDMOS器件的最大栅源工作电压，且小于栅氧化层的最小击穿电压。本发明的ESD防护结构寄生电容小、防护效果更好、工作更可靠。充当ESD防护的单元设于η-外延上并且与VDMOS单元相隔离，使得制造工艺简单、结构稳定并且与VDMOS器件工艺相兼容。
[0017]本发明适用于功率VDMOS器