一种ldmos-scr类叉指结构的高压esd保护器件的制作方法
【专利摘要】一种LDMOS-SCR类叉指结构的高压ESD保护器件，可用于片上高压IC的ESD保护电路。主要由P型衬底、N型埋层、N阱、P阱、若干个P+注入区、若干个N+注入区、多晶硅双栅和若干场氧隔离区构成。该ESD保护器件可在高压ESD脉冲作用下，形成两条由LDMOS-SCR结构并联构成的ESD电流泄放路径。该电流泄放路径均以寄生的NPN管和P阱电阻为公共支路，以降低器件的电子发射率，提高维持电压和ESD鲁棒性。另一方面，通过在器件内部设计一个寄生的NPN晶体管控制一个浮空LDMOS结构，既可以降低LDMOS-SCR器件的电子发射率，提高维持电压；又能增强浮空LDMOS结构的N型导电沟道的电流泄放能力，提高器件的ESD鲁棒性。
【专利说明】一种LDMOS-SCR类叉指结构的高压ESD保护器件
【技术领域】
[0001]本发明属于集成电路的静电保护领域，涉及一种高压ESD保护器件，具体涉及一种具有高维持电压强ESD鲁棒性的高压ESD保护器件，可用于提高片上高压IC ESD保护的可靠性。
【背景技术】
[0002]随着功率集成技术的快速发展，电子产品日益小型化、复杂化，移动硬盘、闪存卡、USB接口和智能手机显示触摸屏等的需求量不断增大，片上高压IC产品的可靠性问题也日益突出。如闪存卡突然间无法读取数据，USB接口无法进行数据通讯，显示触摸屏突然黑屏等可靠性问题越来越引起关注。这些高压IC产品中接口处的片上IC的高压ESD保护，是整个电路系统ESD防护设计中的技术难点。
[0003]当前大部分高压ESD保护器件难以满足高压IC对ESD保护方案的诸多要求:如既要有高于工作电压的维持电压，又要有尽量低于栅氧击穿电压的触发电压，同时还要能通过IEC6001-4-2的ESD保护标准。简而言之，现有的高压ESD保护方案缺乏能够满足窄小ESD窗口、抗闩锁和强鲁棒性的ESD保护器件。而且，由于许多高压IC产品常工作在比较“恶劣”的环境下(如高电压、大电流、强电磁干扰、频繁插拔及高低温工作环境等)，使它们的ESD保护设计需要考虑更多因素，集中体现在片上高压ESD保护器件需要具有良好的抗电磁干扰能力，以及ESD保护单元需要具有良好的防误触发能力、抗闩锁能力和强鲁棒性等综合性能。虽然已有部分高压ESD保护方案陆续被提出，如LDMOS-SCR结构的强ESD鲁棒性保护方案和DeMOS结构的耐高压保护方案等。但是一方面由于ESD保护设计受被保护电路的工作特点的限制，另一方面受消费电子对静电防护水平不断提升的需求，片上高压IC的ESD保护设计难以突破已有技术的瓶颈。
【发明内容】
[0004]针对现有ESD保护方案存在的技术缺陷，本发明实例设计了一种LDMOS-SCR类叉指结构的高压ESD保护器件，充分利用LDMOS器件耐高压和SCR器件鲁棒性强、导通电阻小的特点，通过设计器件结构及合理控制器件的关键特征参数，可提高器件的维持电压和二次失效电流，实现具有低导通电阻、抗闩锁和强ESD鲁棒性的高可靠性片上高压IC的ESD保护。
[0005]本发明通过以下技术方案实现:
[0006]1、一种LDMOS-SCR类叉指结构的高压ESD保护器件，其特征在于:主要由P型衬底、N型埋层、第一 N讲、第一 P阱和第二 N阱，第一场氧隔离区、第一 N+注入区、第二场氧隔离区、第一 P+注入区、第三场氧隔离区、第一多晶硅栅、第二 N+注入区、第二 P+注入区、第三N+注入区、第二多晶硅栅、第四场氧隔离区、第三P+注入区、第五场氧隔离区、第四N+注入区和第六场氧隔离区构成；
[0007]在所述P型衬底上设有所述N型埋层；所述N型埋层可增强器件内部电场的均匀分布，以提高器件的ESD鲁棒性；
[0008]在所述N型埋层上从左到右依次设有所述第一 N阱、所述第一 P阱和所述第二 N讲；
[0009]所述N型埋层必须完全覆盖所述第一 P阱，所述第一 N阱的右侧与所述第一 P阱的左侧相连，所述第一 P阱的右侧与所述第二 N阱的左侧相连；
[0010]在所述第一 N阱上从左到右依次设有所述第一场氧隔离区、所述第一 N+注入区、所述第二场氧隔离区、所述第一 P+注入区；
[0011]所述第一场氧隔离区的左侧与所述第一 N阱的左侧边缘相连，所述第一场氧隔离区的右侧与所述第一 N+注入区的左侧相连，所述第一 N+注入区的右侧与所述第二场氧隔离区的左侧相连，所述第二场氧隔离区的右侧与所述第一 P+注入区的左侧相连；
[0012]在所述第一 P阱上从左到右依次设有所述第一多晶硅栅、所述第二 N+注入区、所述第二 P+注入区、所述第三N+注入区和所述第二多晶硅栅，所述第三场氧隔离区横跨在所述第一 N阱和所述第一 P阱的表面部分区域上，所述第一 P+注入区的右侧与所述第三场氧隔离区的左侧相连，所述第三场氧隔离区的左侧部分覆盖在所述第一 N阱的表面部分区域上，所述第三场氧隔离区的右侧部分覆盖在所述第一多晶硅栅的表面部分区域上；
[0013]所述第一多晶硅栅的左侧与所述第一 P阱的左侧边缘相连，所述第一多晶硅栅的右侧与所述第二 N+注入的左侧相连，所述第二 N+注入区的右侧与所述第二 P+注入区的左侧相连，所述第二 P+注入区的右侧与所述第三N+注入区的左侧相连，所述第三N+注入区的右侧与所述第二多晶硅栅的左侧相连，所述第二多晶硅栅的右侧与所述第一 P阱的右侧边缘相连；
[0014]在所述第二 N阱上从左到右依次设有所述第三P+注入区、所述第五场氧隔离区、所述第四N+注入区和所述第六场氧隔离区；
[0015]所述第四场氧隔离区横跨在所述第一 P阱和所述第二 N阱的表面部分区域上，所述第四场氧隔离区的左侧部分覆盖在所述第二多晶硅的表面部分区域上，所述第四场氧隔离区的右侧部分覆盖在所述第二 N阱的表面部分区域上；
[0016]所述第四场氧隔离区的右侧与所述第三P+注入区的左侧相连，所述第三P+注入区的右侧与所述第五场氧隔离区的左侧相连，所述第五场氧隔离区的右侧与所述第四N+注入区的左侧相连，所述第四N+注入区的右侧与所述第六场氧隔离区的左侧相连，所述第六场氧隔离区的右侧与所述第二 N阱的右侧边缘相连；
[0017]所述第一 N+注入区通过接触孔与金属层1的第一金属层相连，所述第一 P+注入区通过接触孔与金属层1的第二金属层相连，所述第一多晶硅栅通过接触孔与金属层1的第三金属层相连，所述第二 N+注入区通过接触孔与金属层1的第四金属层相连，所述第二P+注入区通过接触孔与金属层1的第五金属层相连，所述第二多晶硅栅通过接触孔与金属层1的第六金属层相连，所述第三P+注入区通过接触孔与金属层1的第七金属层相连，所述第四N+注入区通过接触孔与金属层1的第八金属层相连，金属层1的所述第一金属层、所述第二金属层、所述第三金属层、所述第四金属层、所述第五金属层、所述第六金属层、所述第七金属层、所述第八金属层分别覆盖在所述第一 N+注入区、所述第一 P+注入区、所述第一多晶硅栅、所述第二 N+注入区、所述第二 P+注入区、所述第二多晶硅栅、所述第三P+注入区、和所述第四N+注入区的表面区域上；
[0018]在金属层2的第九金属层上设有金属通孔，金属层I的所述第一金属层、所述第二金属层、所述第七金属层和所述八金属层均通过所述金属通孔与金属层2的所述第九金属层相连，所述金属通孔与第一焊盘相连，用作器件的阳极；在金属层2的第十金属层上设有金属通孔，金属层I的所述第三金属层、所述第四金属层和所述第五金属层、所述第六金属层均通过所述金属通孔与金属层2的所述第十金属层相连，所述金属通孔与第二焊盘相连，用作器件的阴极；
[0019]当高压ESD脉冲的正极与器件的所述阳极相连，高压ESD脉冲的负极与器件的所述阴极相连时，一方面由所述第一 N+注入区、所述第一 P+注入区、所述第三场氧隔离区、所述第一多晶硅栅、所述第二 N+注入区、所述第二 P+注入区、所述第一 N阱和所述第一 P阱构成第一 LDMOS-SCR结构的ESD电流路径；另一方面由所述第三P+注入区、所述第四N+注入区、所述第四场氧隔离区、所述第二多晶硅栅、所述第三N+注入区、所述第二 P+注入区、所述第二 N+注入区、所述第一 P阱和所述第二 N阱构成第二 LDM0S-SCR结构的ESD电流泄放路径，且由所述第二 N+注入区、所述第二 P+注入区和所述第三N+注入区构成一寄生NPN管，由所述第三N+注入区、所述第二多晶硅栅、所述第四场氧隔离区、所述第一 P阱、所述第二 N阱和所述第四N+注入区构成一浮空LDMOS结构，所述NPN管可控制所述浮空LDMOS结构的电子发射率，提高维持电压，由所述第一 LDM0S-SCR结构和所述第二 LDM0S-SCR结构构成两条并联的ESD电流路径，可提高器件的ESD鲁棒性。
[0020]由所述第二 P+注入区和所述第一 P阱构成一寄生的电阻R2，由所述第二 N+注入区、所述第一 P阱和所述第一 N阱构成一寄生的晶体管T2，由所述第一 P+注入区、所述第一N阱和所述第一 P阱构成一寄生的晶体管Tl，由所述第一 N+注入区和所述第一 N阱构成一寄生的电阻R1，由所述第一 P阱、所述第二 N阱和所述第三P+注入区构成一寄生的晶体管T4，由所述第四N+注入区和所述第二 N阱构成一寄生的电阻R3，由所述第二 N+注入区、所述第二 P+注入区和所述第三N+注入区构成一寄生的晶体管T3，由所述第三N+注入区、所述第二多晶硅栅、所述第四场氧隔离区、所述第一 P阱、所述第二 N阱和所述第四N+注入区构成所述浮空LDMOS结构，所述电阻Rl的第一引脚、所述电阻R3的第一引脚、所述晶体管Tl的发射极和所述晶体管T4的发射极均与器件的所述阳极相连，所述电阻Rl的第二引脚、所述电阻R3的第二引脚、所述晶体管Tl的基极、所述晶体管T4的基极和所述晶体管T2的集电极均与所述浮空LDMOS结构的漏极相连，所述晶体管Tl的集电极、所述晶体管T2的基极、所述晶体管T4的集电极和所述晶体管T3的基极、所述晶体管T3的发射极和所述浮空LDMOS结构的衬底均与所述电阻R2的第一引脚相连，所述晶体管T3的集电极与所述浮空LDMOS结构的源极相连，所述寄生电阻R2的第二引脚、所述晶体管T2的发射极和所述浮空LDMOS结构的栅极均与器件的所述阴极相连，在正向ESD脉冲作用下，所述电阻R2、所述晶体管T2、所述晶体管Tl、所述电阻Rl形成所述第一 LDM0S-SCR结构，所述电阻R2、所述晶体管T2、所述晶体管T3、所述浮空LDMOS结构与所述晶体管T4、所述电阻R3形成所述第二 LDM0S-SCR结构，所述第一 LDM0S-SCR结构和所述第二 LDM0S-SCR结构均共用所述晶体管T2的发射极，可降低所述第一 LDM0S-SCR结构和所述第二 LDM0S-SCR结构的电子发射率，提高维持电压和ESD鲁棒性。
[0021]本发明实施例器件充分利用了 SCR开启速度快、二次击穿电流大(强鲁棒性)、导通电阻小与LDMOS耐高压、电流泄放能力强的优点，在此基础上，通过设计器件的内部结构及合理控制器件的关键特征参数，提高了器件的维持电压和ESD鲁棒性。
[0022]与现有技术相比，本发明实施例器件不仅具有一定的高压耐击穿能力，又提高了维持电压，和二次失效电流，降低了导通电阻、增强了 ESD电流泄放能力。改正了以往LDMOS高压保护器件鲁棒性弱、响应速度缓慢、易闩锁等缺点，可更好地实现片上高压IC的ESD保护需求。
【专利附图】
【附图说明】
[0023]图1是本发明实施例的内部结构剖面示意图；
[0024]图2是本发明实施例用于高压ESD保护的电路连接图；
[0025]图3是本发明实施例在正向ESD脉冲作用下的内部等效电路；
【具体实施方式】
[0026]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0027]本发明提出了一种具有LDMOS-SCR类叉指结构的高压ESD保护器件，因其内部结构的特殊设计及关键特征参数的合理控制，本发明实施例器件既有SCR结构ESD保护器件的开启速度快、导通电阻小、二次击穿电流大的优点；又通过寄生NPN管控制浮空LDMOS结构的的电子发射率，调节器件的维持电压。还通过引入LDMOS-SCR类叉指结构，降低了器件的导通电阻，实现具有强ESD鲁棒性的高性能ESD保护。此外，还有利于通过堆叠技术，扩大本发明实施例器件的应用范围。
[0028]如图1所示，一种LDMOS-SCR类叉指结构的高压ESD保护器件，其特征在于:主要由P型衬底101、N型埋层102、第一 N阱103、第一 P阱104和第二 N阱105，第一场氧隔离区106、第一 N+注入区107、第二场氧隔离区108、第一 P+注入区109、第三场氧隔离区110、第一多晶硅栅111、第二 N+注入区112、第二 P+注入区113、第三N+注入区114、第二多晶硅栅115、第四场氧隔离区116、第三P+注入区117、第五场氧隔离区118、第四N+注入区119和第六场氧隔离区120构成；
[0029]在所述P型衬底101上设有所述N型埋层102 ;所述N型埋层102可增强器件内部电场的均匀分布，以提高器件的ESD鲁棒性；对在无所述N型埋层的半导体制备工艺平台上制备本发明实例，也可去除所述N型埋层102，下述本发明实施例器件的制备流程也可在所述P型衬底101或P型外延上实现；
[0030]在所述N型埋层102上从左到右依次设有所述第一 N阱103、所述第一 P阱104和所述第二 N阱105 ;
[0031 ] 所述N型埋层102必须完全覆盖所述第一 P阱104，所述第一 N阱103的右侧与所述第一 P阱104的左侧相连，所述第一 P阱104的右侧与所述第二 N阱105的左侧相连；
[0032]在所述第一 N阱103上从左到右依次设有所述第一场氧隔离区106、所述第一 N+注入区107、所述第二场氧隔离区108、所述第一 P+注入区109 ;
[0033]所述第一场氧隔离区106的左侧与所述第一 N阱103的左侧边缘相连，所述第一场氧隔离区106的右侧与所述第一 N+注入区107的左侧相连，所述第一 N+注入区107的右侧与所述第二场氧隔离区108的左侧相连，所述第二场氧隔离区108的右侧与所述第一P+注入区109的左侧相连；
[0034]在所述第一 P阱104上从左到右依次设有所述第一多晶硅栅111、所述第二 N+注入区112、所述第二 P+注入区113、所述第三N+注入区114和所述第二多晶硅栅115，所述第三场氧隔离区110横跨在所述第一 N阱103和所述第一 P阱104的表面部分区域上，所述第一 P+注入区109的右侧与所述第三场氧隔离区110的左侧相连，所述第三场氧隔离区110的左侧部分覆盖在所述第一 N阱103的表面部分区域上，所述第三场氧隔离区110的右侧部分覆盖在所述第一多晶硅栅111的表面部分区域上；
[0035]所述第一多晶硅栅111的左侧与所述第一 P阱104的左侧边缘相连，所述第一多晶硅栅111的右侧与所述第二 N+注入112的左侧相连，所述第二 N+注入区112的右侧与所述第二 P+注入区113的左侧相连，所述第二 P+注入区113的右侧与所述第三N+注入区114的左侧相连，所述第三N+注入区114的右侧与所述第二多晶硅栅115的左侧相连，所述第二多晶硅栅115的右侧与所述第一 P阱104的右侧边缘相连；
[0036]在所述第二 N阱105上从左到右依次设有所述第三P+注入区117、所述第五场氧隔离区118、所述第四N+注入区119和所述第六场氧隔离区120 ;
[0037]所述第四场氧隔离区116横跨在所述第一 P阱104和所述第二 N阱105的表面部分区域上，所述第四场氧隔离区116的左侧部分覆盖在所述第二多晶硅115的表面部分区域上，所述第四场氧隔离区116的右侧部分覆盖在所述第二 N阱105的表面部分区域上；
[0038]所述第四场氧隔离区116的右侧与所述第三P+注入区117的左侧相连，所述第三P+注入区117的右侧与所述第五场氧隔离区118的左侧相连，所述第五场氧隔离区118的右侧与所述第四N+注入区119的左侧相连，所述第四N+注入区119的右侧与所述第六场氧隔离区120的左侧相连，所述第六场氧隔离区120的右侧与所述第二 N阱105的右侧边缘相连；
[0039]如图2所示，所述第一 N+注入区107通过接触孔与金属层1的第一金属层201相连，所述第一 P+注入区109通过接触孔与金属层1的第二金属层202相连，所述第一多晶硅栅111通过接触孔与金属层1的第三金属层203相连，所述第二 N+注入区112通过接触孔与金属层1的第四金属层204相连，所述第二 P+注入区113通过接触孔与金属层1的第五金属层205相连，所述第二多晶娃栅115通过接触孔与金属层1的第六金属层206相连，所述第三P+注入区117通过接触孔与金属层1的第七金属层207相连，所述第四N+注入区119通过接触孔与金属层1的第八金属层208相连，金属层1的所述第一金属层201、所述第二金属层202、所述第三金属层203、所述第四金属层204、所述第五金属层205、所述第六金属层206、所述第七金属层207、所述第八金属层208分别覆盖在所述第一 N+注入区107、所述第一 P+注入区109、所述第一多晶硅栅111、所述第二 N+注入区112、所述第二 P+注入区113、所述第二多晶硅栅115、所述第三P+注入区117、和所述第四N+注入区119的表面区域上；
[0040]在金属层2的第九金属层209上设有金属通孔210，金属层1的所述第一金属层201、所述第二金属层202、所述第七金属层207和所述八金属层208均通过所述金属通孔210与金属层2的所述第九金属层209相连，所述金属通孔210与第一焊盘相连，用作器件的阳极；在金属层2的第十金属层211上设有金属通孔212，金属层1的所述第三金属层203、所述第四金属层204和所述第五金属层205、所述第六金属层206均通过所述金属通孔212与金属层2的所述第十金属层211相连，所述金属通孔212与第二焊盘相连，用作器件的阴极；
[0041]当高压ESD脉冲的正极与器件的所述阳极相连，高压ESD脉冲的负极与器件的所述阴极相连时，一方面由所述第一 N+注入区107、所述第一 P+注入区109、所述第三场氧隔离区110、所述第一多晶硅栅111、所述第二 N+注入区112、所述第二 P+注入区113、所述第一 N阱103和所述第一 P阱104构成第一 LDMOS-SCR结构的ESD电流路径；另一方面由所述第三P+注入区117、所述第四N+注入区119、所述第四场氧隔离区116、所述第二多晶硅栅115、所述第三N+注入区114、所述第二 P+注入区113、所述第二 N+注入区112、所述第一P阱104和所述第二 N阱105构成第二 LDMOS-SCR结构的ESD电流泄放路径，且所述第二N+注入区112、所述第二 P+注入区113和所述第三N+注入区114构成一寄生NPN管，由所述第三N+注入区114、所述第二多晶硅栅115、所述第四场氧隔离区116、所述第一 P阱104、所述第二 N阱105和所述第四N+注入区119构成一浮空LDMOS结构，所述NPN管可控制所述浮空LDMOS结构的电子发射率，提高维持电压，由所述第一 LDMOS-SCR结构和所述第二LDMOS-SCR结构构成的ESD电流路径可提高器件的ESD鲁棒性。
[0042]如图3所示，由所述第二 P+注入区112和所述第一 P阱104构成一寄生的电阻R2，由所述第二 N+注入区112、所述第一 P阱104和所述第一 N阱103构成一寄生的晶体管T2，由所述第一 P+注入区109、所述第一 N阱103和所述第一 P阱104构成一寄生的晶体管Tl，由所述第一 N+注入区107和所述第一 N阱103构成一寄生的电阻R1，由所述第一P阱104、所述第二 N阱105和所述第三P+注入区117构成一寄生的晶体管T4，由所述第四N+注入区119和所述第二 N阱105构成一寄生的电阻R3，由所述第二 N+注入区112、所述第二 P+注入区113和所述第三N+注入区114构成一寄生的晶体管T3，由所述第三N+注入区114、所述第二多晶硅栅115、所述第四场氧隔离区116、所述第一 P阱104、所述第二N阱105和所述第四N+注入区119构成所述浮空LDMOS结构，所述电阻Rl的第一引脚、所述电阻R3的第一引脚、所述晶体管Tl的发射极和所述晶体管T4的发射极均与器件的所述阳极相连，所述电阻Rl的第二引脚、所述电阻R3的第二引脚、所述晶体管Tl的基极、所述晶体管T4的基极和所述晶体管T2的集电极均与所述浮空LDMOS结构的漏极相连，所述晶体管Tl的集电极、所述晶体管T2的基极、所述晶体管T4的集电极和所述晶体管T3的基极、所述晶体管T3的发射极和所述浮空LDMOS结构的衬底均与所述电阻R2的第一引脚相连，所述晶体管T3的集电极与所述浮空LDMOS结构的源极相连，所述寄生电阻R2的第二引脚、所述晶体管T2的发射极和所述浮空LDMOS结构的栅极均与器件的所述阴极相连，在正向ESD脉冲作用下，所述电阻R2、所述晶体管T2、所述晶体管Tl、所述电阻Rl形成所述第一LDMOS-SCR结构，所述电阻R2、所述晶体管T2、所述晶体管T3、所述浮空LDMOS结构与所述晶体管T4、所述电阻R3形成所述第二 LDMOS-SCR结构，所述第一 LDMOS-SCR结构和所述第二LDMOS-SCR结构均共用所述晶体管T2的发射极，可降低所述第一 LDMOS-SCR结构和所述第二 LDMOS-SCR结构的电子发射率，提高维持电压和ESD鲁棒性。
[0043]最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。
【权利要求】
1.一种0^03-30？类叉指结构的高压￡30保护器件，其特征在于:主要由？型衬底(101)、^型埋层(102)、第一靖(103)、第一？阱(104)和第二 ^阱(105)，第一场氧隔离区(106^第一奸注入区(107^第二场氧隔离区(108^第一？+注入区(109)、第三场氧隔离区(110)、第一多晶硅栅(111^第二奸注入区(112^第二？+注入区(113^第三奸注入区(114)、第二多晶硅栅(115)、第四场氧隔离区(116)、第三？+注入区(117^第五场氧隔离区(118^第四奸注入区(119)和第六场氧隔离区(120)构成； 在所述？型衬底(101)上设有所述~型埋层(102)；所述~型埋层(102)可增强器件内部电场的均匀分布，以提高器件的230鲁棒性； 在所述~型埋层(102)上从左到右依次设有所述第一 ~阱(103^所述第一？阱(104)和所述第二 ~阱(105)； 所述~型埋层(102)必须完全覆盖所述第一？阱(104),所述第一 ~阱(103)的右侧与所述第一？阱(104)的左侧相连，所述第一？阱(104)的右侧与所述第二 ~阱(105)的左侧相连； 在所述第一 ~阱(103)上从左到右依次设有所述第一场氧隔离区(106^所述第一奸注入区(107^所述第二场氧隔离区(108^所述第一？+注入区(109)； 所述第一场氧隔离区(106)的左侧与所述第一 ~阱(103)的左侧边缘相连，所述第一场氧隔离区(106)的右侧与所述第一奸注入区(107)的左侧相连，所述第一奸注入区(107)的右侧与所述第二场氧隔离区(108)的左侧相连，所述第二场氧隔离区(108)的右侧与所述第一？+注入区(109)的左侧相连； 在所述第一？阱(104)上从左到右依次设有所述第一多晶硅栅(111^所述第二奸注入区(112^所述第二？+注入区(113^所述第三奸注入区(114)和所述第二多晶硅栅(115),所述第三场氧隔离区(110)横跨在所述第一 ~阱(103)和所述第一？阱(104)的表面部分区域上，所述第一？+注入区(109)的右侧与所述第三场氧隔离区(110)的左侧相连，所述第三场氧隔离区(110)的左侧部分覆盖在所述第一 ~阱(103)的表面部分区域上，所述第三场氧隔离区(110)的右侧部分覆盖在所述第一多晶硅栅(111)的表面部分区域上； 所述第一多晶硅栅(111)的左侧与所述第一？阱(104)的左侧边缘相连，所述第一多晶硅栅(111)的右侧与所述第二奸注入(112)的左侧相连，所述第二奸注入区(112)的右侧与所述第二？+注入区(113)的左侧相连，所述第二？+注入区(113)的右侧与所述第三奸注入区(114)的左侧相连，所述第三奸注入区(114)的右侧与所述第二多晶硅栅(115)的左侧相连，所述第二多晶硅栅(115)的右侧与所述第一？阱(104)的右侧边缘相连；在所述第二 ~阱(105)上从左到右依次设有所述第三？+注入区(117^所述第五场氧隔离区(118^所述第四奸注入区(119)和所述第六场氧隔离区(120)； 所述第四场氧隔离区(116)横跨在所述第一？阱(104)和所述第二 ~阱(105)的表面部分区域上，所述第四场氧隔离区(116)的左侧部分覆盖在所述第二多晶硅(115)的表面部分区域上，所述第四场氧隔离区(116)的右侧部分覆盖在所述第二 ~阱(105)的表面部分区域上； 所述第四场氧隔离区(116)的右侧与所述第三？+注入区(117)的左侧相连，所述第三？+注入区(117)的右侧与所述第五场氧隔离区(118)的左侧相连，所述第五场氧隔离区(118)的右侧与所述第四奸注入区(119)的左侧相连，所述第四奸注入区(119)的右侧与所述第六场氧隔离区(120)的左侧相连，所述第六场氧隔离区(120)的右侧与所述第二X讲(105)的右侧边缘相连； 所述第一奸注入区(107)通过接触孔与金属层1的第一金属层(201)相连，所述第一注入区(109)通过接触孔与金属层1的第二金属层(202)相连，所述第一多晶硅栅(111)通过接触孔与金属层1的第三金属层(203)相连，所述第二奸注入区(112)通过接触孔与金属层1的第四金属层(204)相连，所述第二？+注入区(113)通过接触孔与金属层1的第五金属层(205)相连，所述第二多晶硅栅(115)通过接触孔与金属层1的第六金属层(206)相连，所述第三？+注入区(117)通过接触孔与金属层1的第七金属层(207)相连，所述第四奸注入区(119)通过接触孔与金属层1的第八金属层(208)相连，金属层1的所述第一金属层(201^所述第二金属层(202^所述第三金属层(203^所述第四金属层(204)、所述第五金属层(205)、所述第六金属层(206)、所述第七金属层(207)、所述第八金属层(208)分别覆盖在所述第一奸注入区(107^所述第一？+注入区(109^所述第一多晶硅栅所述第二奸注入区(112)、所述第二？+注入区(113)、所述第二多晶硅栅(115)、所述第三？十注入区(117^和所述第四奸注入区(119)的表面区域上； 在金属层2的第九金属层(209)上设有金属通孔(210),金属层1的所述第一金属层(201^所述第二金属层(202^所述第七金属层(207)和所述八金属层(208)均通过所述金属通孔(210)与金属层2的所述第九金属层(209)相连，所述金属通孔(210)与第一焊盘相连，用作器件的阳极；在金属层2的第十金属层(211)上设有金属通孔(212),金属层1的所述第三金属层(203^所述第四金属层(204)和所述第五金属层(205^所述第六金属层(206)均通过所述金属通孔(212)与金属层2的所述第十金属层(211)相连，所述金属通孔(212)与第二焊盘相连，用作器件的阴极； 当高压￡30脉冲的正极与器件的所述阳极相连，高压￡30脉冲的负极与器件的所述阴极相连时，一方面由所述第一奸注入区(107^所述第一？+注入区(109^所述第三场氧隔离区(110)、所述第一多晶硅栅(111^所述第二奸注入区(112^所述第二？+注入区(113)、所述第一 ~阱(103)和所述第一 ？阱(104)构成第一 0)103-30？结构的230电流路径；另一方面由所述第三？+注入区(117^所述第四奸注入区(119)、所述第四场氧隔离区(116)、所述第二多晶硅栅(115)、所述第三奸注入区(114)、所述第二？+注入区(113^所述第二奸注入区(112)、所述第一？阱(104)和所述第二?阱(105)构成第二 0)103-30？结构的230电流泄放路径，且由所述第二奸注入区(112^所述第二？+注入区(113)和所述第三奸注入区(114)构成一寄生册X管，由所述第三奸注入区(114)、所述第二多晶硅栅(115^所述第四场氧隔离区(116^所述第一？阱(104)、所述第二 ~阱(105)和所述第四奸注入区(119)构成一浮空0)103结构，所述册X管可控制所述浮空0)103结构的电子发射率，提高维持电压，由所述第一 0)103-30？结构和所述第二 0)103-30？结构构成两条并联的230电流路径，可提高器件的￡30鲁棒性。
2.如权利要求1所述的一种0)103-30？类叉指结构的高压230保护器件，其特征在于:由所述第二？+注入区(112)和所述第一？阱(104)构成一寄生的电阻以，由所述第二奸注入区(112^所述第一？阱(104)和所述第一 ~阱(103)构成一寄生的晶体管12，由所述第一？+注入区(109^所述第一 ~阱(103)和所述第一？阱(104)构成一寄生的晶体管丁1，由所述第一奸注入区(107)和所述第一 ~阱(103)构成一寄生的电阻[，由所述第一？阱(104)、所述第二 ~阱(105)和所述第三？+注入区(117)构成一寄生的晶体管14，由所述第四奸注入区(119)和所述第二 ~阱(105)构成一寄生的电阻…，由所述第二奸注入区(112)、所述第二？+注入区(113)和所述第三奸注入区(114)构成一寄生的晶体管13，由所述第三奸注入区(114^所述第二多晶硅栅(115^所述第四场氧隔离区(116)、所述第一？阱(104)、所述第二 ~阱(105)和所述第四奸注入区(119)构成所述浮空0)103结构，所述电阻81的第一引脚、所述电阻旧的第一引脚、所述晶体管II的发射极和所述晶体管丁4的发射极均与器件的所述阳极相连，所述电阻町的第二引脚、所述电阻旧的第二引脚、所述晶体管II的基极、所述晶体管14的基极和所述晶体管12的集电极均与所述浮空0)103结构的漏极相连，所述晶体管II的集电极、所述晶体管12的基极、所述晶体管14的集电极和所述晶体管13的基极、所述晶体管13的发射极和所述浮空0)103结构的衬底均与所述电阻以的第一引脚相连，所述晶体管13的集电极与所述浮空0)103结构的源极相连，所述寄生电阻82的第二引脚、所述晶体管12的发射极和所述浮空0)103结构的栅极均与器件的所述阴极相连，在正向230脉冲作用下，所述电阻82、所述晶体管12、所述晶体管I1、所述电阻町形成所述第一 0)103-30？结构，所述电阻以、所述晶体管12、所述晶体管13、所述浮空0)103结构与所述晶体管14、所述电阻83形成所述第二 0)103-30？结构，所述第一10108-801？结构和所述第二 0)103-30？结构均共用所述晶体管12的发射极，可降低所述第一 10108-801？结构和所述第二 0)103-30？结构的电子发射率，提高维持电压和￡30鲁棒性。
【文档编号】H01L27/02GK204204856SQ201420786678
【公开日】2015年3月11日 申请日期:2014年12月11日 优先权日:2014年12月11日
【发明者】梁海莲, 毕秀文, 顾晓峰, 丁盛 申请人:江南大学