会在某些情况下而开启。
[0067]基于电源轨的保护可以在任何两个引脚之间提供ESD保护。例如，施加在I/O焊盘130 (而I/O焊盘131接地)上的ESD脉冲，可以通过ESD保护器件132沿着VDD轨线或总线而泄放ESD电流到电源箝位116，通过电源箝位116中的大SOI晶体管40 (图5)泄放到VSS，沿着VSS总线到ESD保护器件138，然后通过ESD保护器件138到I/O焊盘131。
[0068]施加在VSS上的ESD脉冲(VDD接地)将流过电源箝位116中的大SOI晶体管40。
[0069]图14显示使用SOI器件和一个小二极管以产生一个触发电流的全芯片基于焊盘的ESD保护电路。和对于每个I/O焊盘具有4个ESD保护器件132、134、136、138不同，对每个I/O焊盘只提供一个ESD保护器件，使用的芯片面积可以减少。
[0070]如在图5所描述的，VDD和VSS之间的电源箝位电路由电阻24和电容26触发，以驱动大SOI晶体管40的栅极VG。
[0071]每个焊盘92、88都被栅极接地的η-沟道晶体管94、98和二极管90、96局部保护，二极管也可以是一个大SOI 二极管。但是，焊盘上并没有提供VDD局部保护。
[0072]当焊盘92、88比VSS焊盘84具有更高的电压时，例如一个ESD脉冲施加在焊盘92、VSS焊盘84接地时，栅极接地的η-沟道晶体管94、98开启。同样地，当焊盘92、88比VSS焊盘84具有更低的电压时，例如一个正ESD脉冲施加在VSS焊盘84、焊盘92接地时，二极管90、96被正向偏压并导通。当一个正ESD脉冲从VDD焊盘86施加到焊盘92、88时，电源箝位(BigFET40)和二极管90 (或96)导通，以泄放ESD电流。
[0073]但是，当一个正ESD脉冲从一个焊盘92、88施加到VDD焊盘86时，栅极接地的η-沟道晶体管94、98不开启，因为它们的栅极连接到VSS焊盘84，是浮动的。
[0074]一旦一个触发电流流过栅极接地的η-沟道晶体管94、98，它们就能够打开。
[0075]SOI 二极管90提供了一个小的触发电流。SOI 二极管90很小，尺寸可以是寄生衬底二极管19(图1)尺寸的1/20，但是可以泄放10mA的电流。当一个正ESD脉冲施加到输出焊盘88上、VDD焊盘86接地时，漏电流和衬底电流耦合流过栅极接地的η-沟道晶体管98，使VSS总线电压上升。一旦这个VSS电压上升到约0.5伏的ρη结阈值电压，SOI 二极管90就是正向偏压，电流从VSS流经SOI 二极管90到VDD。这个小电流触发栅极接地的η-沟道晶体管98雪崩(snap-back)并开启。
[0076]因此从焊盘92，88至VDD焊盘86都提供保护。相反，SOI 二极管90产生一个小的触发电流，这会触发开启栅极接地的η-沟道晶体管94、98，更迅速地泄放ESD脉冲。输入、输出、VDD和VSS焊盘的所有组合都得到保护。
【其它实施例】
[0077]发明人补充了一些其它实施例。例如，除标准互补金属氧化物半导体(CMOS)或SOI之外，还可以使用各种晶体管技术。还可以有多种变化的SOI技术，例如全耗尽和3-DSOI，如鳍式场效应晶体管FIN-FET。
[0078]在一些工艺技术里，BigFET可以是η-沟道晶体管，或者可以是ρ-沟道晶体管。BigFET可以是金属氧化物半导体场效应晶体管(MOSFET)，但在栅极可能不是真正的金属，可以是其他类似金属材料如硅化物层、多晶硅层等。对于硅衬底，BigFET的栅宽大小为1000?5000 μ m，但具有更快迀移率的衬底例如GaAs，BigFET的栅宽可以小于1000 μ m。SOI器件的栅宽可以是1000?5000 μm。大SOI晶体管40的尺寸可以在一个在很短的时间如10纳秒内传导大电流而不会损坏，例如100毫安、1A、或更多。
[0079]可使用其他工艺步骤如注入(implant)来调整晶体管、电容器、或其它元件的特性。也可以使用保护环(Guard rings)或更大的元件尺寸，以加强元件对高电压的耐受能力。不是使用一个最小栅长，而是使用一个较大的栅长。
[0080]η-沟道传输门晶体管30和ρ-沟道传输门晶体管32的栅极电压可以通过一串额外反相器产生，而不是直接从节点VDD生成。可以在到栅极VG的双通路上，添加额外的反相器或延迟。漏电阻或晶体管可以添加到其他节点上，如从节点Vl到电源的漏电阻，或从节点VG到地的漏电阻。
[0081]电阻器和电容器可以互换，电容器可以连接在VF和VDD之间，而电阻器连接在VF和VSS之间。然后滤波电压被反转，反相器可以放置在P-沟道传输晶体管32和VG之间。或者，η-沟道传输晶体管30和32的栅极可连接到VSS，而不是VDD。对于局部ESD器件，VSS或VDD可以替换为一个I/O焊盘。
[0082]在不同的工艺技术里，电容器和电阻器的其它实施方法也是可能的。可以使用较长串的反相器，或者可以更复杂的门电路，而不是使用反相器。R-C元件可以添加到各个节点，如在双通路内的节点。也可以有寄生电阻和电容。可以使用其它滤波或者更复杂的滤波器。电阻器和电容器能够以各种方式实施，并可以被安置在焊盘金属之下以最小化面积。在此所述的电阻值和电容值仅是范例，可以有其他数值。晶体管尺寸也可以有不同，当大SOI晶体管很大时反相器可以根据尺寸按比例变化。
[0083]每个反相器可以被三个反相器替代，或者是一些其它奇数数目的反相器。也可以添加延迟线和缓冲器。源极和漏极是可以互换的，电流可以被看作是正的或负的，取决于流动方向和电荷。二极管可以实施为η-沟道、P-沟道、或双极型晶体管、或这些晶体管内的结，并且可以形成在氧化埋层62之上作为一个SOI 二极管或形成在硅衬底上作为一个标准二极管。电源节点可以是一个共用放电线路(CDL)，其通常浮动而不是电源线。可以有几个内部节点连接到不同输入或输出焊盘。输入/输出焊盘可连接到一个输入缓冲器、测试扫描逻辑、及其他电路。可以使用一个以上的电源。
[0084]或者，可以使用不同组合的晶体管和电源电压的电源箝位。每个焊盘可以只有一个ESD保护器件、只有两个ESD保护器件、或四个ESD保护器件，如图13所示的。阳极和阴极(Α和K)节点可以反转互换保护方向。
[0085]由于过程、温度和设计变化，VDD和其它电压值可以有所变化。例如，正向偏压可以是0.5伏+/-0.1伏，触发电压可以是4伏+/-0.5伏，保持电压可为2伏+/-0.5伏。其它值也是可能的。大SOI晶体管40的雪崩(snap-back)击穿电压可以调整。触发电压可以随过程、温度和晶体管的确切几何形状的变化而变化。虽然根据物理过程的理论理解已经给出了运行描述，但是这些理论描述可能是不正确的。也可能存在第二和第三阶的影响。在不同条件下不同机制会形成击穿和传导的原因。
[0086]虽然已经描述了输出焊盘，但是也可以有其它连接技术，例如球栅阵列(BGA)JgJ装芯片、引脚等，这里术语焊盘适用于所有这些用于外部连接的球(ball)、焊盘(pad)、连接盘(landing)等。
[0087]本发明的背景部分可以包括有关本发明问题或环境的背景信息，而不仅仅是描述的现有技术。因此，在背景部分内包含的材料并不是申请者所认同的现有技术。
[0088]在此描述的任何方法或过程是机器实施的或计算机实施的，并意在由机器、计算机或其它装置执行，而并不是意在仅依靠人而不需要机器协助来执行。产生的有形结果可以包括报告或其它机器生成的在显示器上显示的展示，如计算机监控器、投影仪装置、音频产生装置和相关媒体装置，并可以包括同样由机器产生的硬拷贝打印输出。其它机器的计算机控制是另一个有形结果。
[0089]描述的任何优势和好处可能不适合本发明的所有实施例。通常有一个或多个单词出现在“装置”之前。在“装置”之前的单词是一个参考权利要求元素的简易标记，而不是意在表达一个结构限制。这种“装置加功能”的权利要求意在不仅包括在此所述的用来执行此功能的结构及其结构等同物，而且包括等同的结构。例如，尽管钉子和螺丝钉具有不同的结构，但它们是等同的结构，因为它们都执行固定的功能。信号通常是电子信号，但也可以是光纤上的光信号。
[0090]为了叙述本发明，前面已经描述了本发明的实施例。但是，这并不是穷尽性地或限制本发明的范围。根据本发明的上述教义，许多改进和变化是可能的。本发明的范围并不受制于详细描述，而是受限于所附的权利要求。
【主权项】
1.一种绝缘体上硅SOI静电放电ESD保护结构，包括: 一个泄放SOI晶体管，其第一源极/漏极连接到第一端子，其第二源极/漏极连接到第二端子，其栅极连接到一个栅节点，所述栅极控制所述第一和所述第二源极/漏极之间的一个沟道区中的一个沟道； 一个氧化埋层，其在所述第一和所述第二源极/漏极和所述沟道区之下，所述氧化埋层阻止电流从所述第一和所述第二源极/漏极以及所述沟道区流向衬底，其中不存在用于所述泄放SOI晶体管下的ESD保护的寄生衬底二极管； 一个电阻器，其连接在所述第一端子和一个滤波节点之间； 一个电容器，其连接在所述第二端子和所述滤波节点之间； 一个η-沟道传输晶体管，其栅极连接到所述第一端