全芯片ESD保护。
【【具体实施方式】】
[0039]本发明涉及使用绝缘体上硅(SOI)器件的静电放电(ESD)保护电源箝位电路的改进。以下描述使本领域技术人员能够制作和使用在特别应用及其要求的上下文里提供的本发明。对本领域的技术人员而言，对优选实施例的各种改进是显而易见的，在此定义的一般原理可以应用到其它实施例。因此，本发明不是意在受限于所述和所示的特别实施例，而是属于与在此披露的原理和新颖性特征一致的范围内。
[0040]图5是一个双向双通路绝缘体上娃(SOI)静电放电(ESD)保护电路的示意图。电阻器24和电容器26在电源VDD和地VSS之间形成一个RC滤波器，并产生一个滤波电压VF。大SOI晶体管40是一个连接在VDD和VSS之间的大晶体管，其由栅极电压VG控制。大SOI晶体管40是由SOI工艺形成的，因此它没有寄生衬底二极管。大SOI晶体管40是对称的，并允许电流在两个方向上流动，从而使负ESD脉冲和正ESD脉冲一样能泄放。[0041 ] 从滤波电压VF到栅极电压VG有两条路径。一条路径是在VDD到VSS的正ESD脉冲下，导通大SOI晶体管40，另一条路径是在VDD到VSS的负ESD脉冲下，导通大SOI晶体管40。
[0042]正ESD脉冲路径是滤波电压VF穿过n_沟道传输晶体管30到节点Vl，然后被反相器28反转，驱动栅极VG至高，将正ESD脉冲从电源VDD泄放到地VSS。
[0043]负ESD脉冲路径是滤波电压VF穿过p-沟道传输晶体管32，驱动栅极VG至高，将负ESD脉冲从电源VDD泄放到地VSS。正电流从VSS经过大SOI晶体管40到VDD。
[0044]传输晶体管30、32和反相器28上的晶体管都可以是SOI晶体管。
[0045]图6显示了在正常供电状态下的双通路SOI ESD保护电路。当具有SOI ESD保护电路的集成电路(IC)正常供电时，通过ESD保护电路的漏电非常小。在上电后的RC时间延迟之后，电阻器24对电容器26充电高至VDD，因此滤波电压VF是高的。施加在p-沟道传输晶体管32栅极上的高电压VDD将其关断。但是，施加在η-沟道传输晶体管30栅极上的高电压VDD导通η-沟道传输晶体管30，将VF传递到节点VI。高VF和Vl被反相器28反转，驱动栅极VG至低，关断大SOI晶体管40。因此大SOI晶体管40在正常供电期间并不导通。
[0046]图7显示双通路SOI ESD保护电路将正ESD脉冲从VDD泄放到VSS。当一个正ESD脉冲施加到VDD、而VSS保持地电压时，电容器26最初保持滤波电压VF为低，因为RC时间常数，电阻器24缓慢对电容器26进行充电。
[0047]接收到ESD脉冲的高VDD提升η_沟道传输晶体管30和ρ-沟道传输晶体管32的栅极电压。高VDD关闭ρ-沟道传输晶体管32，但导通η-沟道传输晶体管30。
[0048]低VF通过η-沟道传输晶体管30而传递到节点Vl，然后低Vl被反相器28反转以驱动栅极电压VG至高。高VG开启大SOI晶体管40，其将ESD电流从VDD泄放到VSS。大SOI晶体管40的尺寸足够大，用以在RC时间常数结束之前将大部分ESD脉冲泄放到地。在RC时间常数结束之后，电阻24对电容器26充电至高，提高VF，然后反相器28驱动VG至低，关闭大SOI晶体管40。
[0049]图8显示双通路SOI ESD保护电路将负ESD脉冲从VDD泄放到VSS。当一个负ESD脉冲施加到VDD、而VSS保持在地电压上时，电容器26最初保持滤波电压VF为高(相对于VDD电压)，因为RC时间常数，电阻24缓慢对电容器26放电。
[0050]接收到负ESD脉冲的VDD总线将负电压施加在η_沟道传输晶体管30和ρ-沟道传输晶体管32的栅极。此电压关闭η-沟道传输晶体管30，但导通ρ-沟道传输晶体管32。
[0051]高VF通过ρ-沟道传输晶体管32而传递到节点栅极VG。高VG开启大SOI晶体管40，其将ESD电流从VSS泄放到VDD。
[0052]图9显示双通路SOI ESD保护电路将正ESD脉冲从VSS泄放到VDD。当一个正ESD脉冲施加到VSS、而VDD保持在地电压上时，会出现类似于图8的机制。电容器26需要一定的放电时间(RC时间常数)，从而导致VF走高，因为正ESD脉冲施加在VSS上。高VF通过P-沟道传输晶体管32，驱动VG至高，开启大SOI晶体管40。正ESD电流从VSS流到VDD，直到ESD脉冲消散。
[0053]图1OA是一个从VDD到VSS的正HBM 2000V ESD输入脉冲的电流波形。在大约只有10纳秒时间里施加的电流突然上升到1.3安培。然后在接下来600纳秒时间里，电流下降。
[0054]图1OB显示当图1OA的正HBM电流脉冲施加到VDD上而VSS保持在地电压时图5电路节点的电压波形。在ESD脉冲期间，滤波电压VF最初是被滤波电容器26保持至低的。由于滤波器的RC时间常数，VF在超过600纳秒的时间里逐渐上升。
[0055]VDD线上的高电压接通η-沟道传输晶体管30，使VF传递到Vl，然后被反转以驱动VG。大SOI晶体管40导通，从VDD泄放电流。
[0056]图1lA是一个从VSS到VDD的正HBM 2000V ESD输入脉冲的电流波形。在大约只有10纳秒时间里施加的电流突然上升到1.3安培。然后在接下来600纳秒时间里，电流下降。
[0057]图1lB显示当图1lA的正HBM电流脉冲施加到VSS上而VDD保持在地电压时图5电路节点的电压波形。这可以模拟施加一个负ESD脉冲到VDD上而VSS保持在地电压上的情况。滤波电压VF开始从地电压跳跃到约2伏特高，由于滤波电容器26连接到VSS上的ESD脉冲。因为滤波器的RC时间常数，VF在超过600纳秒的时间里逐渐下降。
[0058]比较低的VDD线上电压接通ρ-沟道传输晶体管32，使VF传递到VG。VG和VF —起上升，ESD脉冲使得VSS也上升，但随后VSS和VG下降，因为大SOI晶体管40导通，从VSS泄放电流到VDD。
[0059]图12A-C显示当电路正常供电情况下栅极电压的仿真情况，在此情况下不会导致漏电。在图12Α的模拟中，在0.1毫秒(ms)内电源VDD从地电压上升到2.5伏特。在下一个0.1毫秒内该模拟保持VDD在正常的电源电压上，然后在下一个0.1毫秒VDD下降到地电压。
[0060]在图12B，由于电源电压缓慢升高，栅极电压VG开始上升到大约0.2毫伏。但是0.2毫伏低于晶体管阈值电压，所以大SOI晶体管40不会开启。随着VDD继续上升，栅极电压被驱动到地电压。栅极电压VG保持在地电压，直到电路被断电。因此大SOI晶体管40保持关闭状态，防止在正常上电和断电期间漏电。
[0061]图12C显示图5电路在上电期间最初有约为30纳安(nA)的漏电，但随后当电路完全上电时下降而接近零。断电期间有大约_20nA的负漏电。
[0062]图13显示一个包含多个ESD保护结构的SOI芯片。低压核心电路120包含核心晶体管122、124，它们具有小的沟道长度，会被相当低的电压损坏。低压核心电路120接收一个电源电压VDDjD 5伏、3伏、1.8伏、1.2伏、或其它值。低压核心电路120里也可能有数以千计的核心晶体管。
[0063]电源箝位电路116连接在电源VDD和地VSS之间，在电源和地之间泄放ESD脉冲电流。电源箝位电路116可以是图5的双通路SOI ESD保护电路。ESD保护器件132、134、136、138可以是图5的双通路SOI ESD保护电路，或者可以是更简单的电路，例如一个大SOI
晶体管或一个大二极管。
[0064]在不同焊盘和低压核心电路120之间可能会有一些交叉耦合，例如通过衬底和电容，但是当使用SOI技术时这些耦合会减小。施加到一个I/O焊盘130上的ESD脉冲可能会耦合到低压核心电路120中，从而损坏低压核心电路120中的晶体管122、124。电源箝位电路116可以泄放足够的ESD脉冲电流，以减少这种交叉耦合，防止损坏。施加到I/O引脚上的ESD脉冲仍然会耦合到低压核心电路120中，例如通过电源线，但随后电源箝位电路116会被触发，以减少潜在的损坏。
[0065]电源箝位电路116还可以因为其它ESD脉冲而打开，如那些施加到I/O引脚上的ESD脉冲，当EDS脉冲通过I/O引脚的ESD保护结构里的二极管而泄放到内部VDD轨上时，造成间接的VDD-到-VSS的ESD脉冲。例如，一个施加在I/O焊盘130和VDD之间的ESD脉冲可能会使得ESD保护器件132打开，以传导电流到VDD。
[0066]每个I/O焊盘130可以配备多个ESD保护器件132、134、136、138，以防止各种可能性的ESD损伤。ESD保护器件132和电源箝位电路116会因为I/O焊盘130和地之间施加的正ESD脉冲而开启，而ESD保护器件136会因为I/O焊盘130和地之间施加的负ESD脉冲而开启。同样地，ESD保护器件132会因为I/O焊盘130和VDD之间施加正ESD脉冲而开启，而ESD保护器件136和电源箝位电路116会因为I/O焊盘130和VDD之间施加的负ESD脉冲而开启。电源箝位电路116还