一种半导体器件及其制造方法
【技术领域】
[0001]本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。
【背景技术】
[0002]在半导体技术领域中，全环栅(Gate-All-Around ；简称GAA)娃纳米线(nano-wire)场效应晶体管是在未来的超小尺寸CMOS技术中最有应用前景的器件结构之
O
[0003]然而，现有技术中很少有资料披露，在这一类型的器件中，二极管和双极型晶体管的结构是怎样的以及如何在体硅衬底上制造这一器件。
[0004]因此，如何在半导体器件的制造方法中，在制造体硅全环栅(GAA)晶体管器件的同时，在体硅衬底上完成二极管和双极型晶体管制造，已经成为半导体产业界亟待解决的技术问题。
【发明内容】
[0005]为了解决上述问题，本发明提出一种半导体器件结构及其制造方法。
[0006]本发明提供一种半导体器件的制造方法，所述方法包括:
[0007]步骤SlOl:提供包括第一衬底和位于其上的第二衬底的半导体衬底，对所述第二衬底进行刻蚀以形成悬挂的硅纳米线；
[0008]步骤S102:对所述硅纳米线进行离子注入以形成具有第一掺杂类型的硅纳米线；
[0009]步骤S103:在所述硅纳米线的中间区域形成环绕所述硅纳米线的具有第二掺杂类型的第一外延掺杂层；
[0010]步骤S104:在所述第一外延掺杂层的中间区域形成环绕所述第一外延掺杂层的具有第一掺杂类型的第二外延掺杂层；
[0011]其中，第一掺杂类型为N型或P型掺杂，第二掺杂类型为P型或N型掺杂；所述硅纳米线与所述第一外延掺杂层构成二极管；所述硅纳米线与所述第一外延掺杂层以及所述第二外延掺杂层构成双极型晶体管，其中所述硅纳米线为所述双极型晶体管的集电极，所述第一外延掺杂层为所述双极型晶体管的基极，所述第二外延掺杂层为所述双极型晶体管的发射极。
[0012]可选地，在所述步骤SlOl中，在形成所述硅纳米线之前还包括对所述第二衬底进行硅原子注入以定义硅纳米线所在区域的步骤。
[0013]可选地，在所述步骤SlOl中，所述第一衬底为P型衬底，所述第二衬底为非晶硅衬底；并且，所述第一掺杂类型为N型掺杂，第二掺杂类型为P型掺杂。
[0014]可选地，在所述步骤SlOl中，所述第一衬底为P型衬底，所述第二衬底为非晶硅衬底，所述半导体衬底还包括位于所述第一衬底与所述第二衬底之间的深掺杂N阱，并且，所述第一掺杂类型为P型掺杂，第二掺杂类型为N型掺杂。
[0015]可选地，在所述步骤SlOl与所述步骤S102之间还包括步骤S1012:通过退火工艺对所述硅纳米线进行晶化。
[0016]可选地，所述步骤S103包括:
[0017]步骤S1031:对所述硅纳米线进行氧化以形成覆盖所述硅纳米线的氧化物层；
[0018]步骤S1032:通过刻蚀去除所述氧化物层位于所述硅纳米线的中间区域的部分以形成掩膜层；
[0019]步骤S1033:在所述硅纳米线未被所述掩膜层覆盖的区域通过外延生长工艺形成环绕所述硅纳米线的具有第二掺杂类型的第一外延掺杂层。
[0020]可选地，在所述步骤S104中，在形成所述第二外延掺杂层的同时，在所述硅纳米线的两端形成连接所述硅纳米线的连接端子。
[0021]可选地，所述第一外延掺杂层选自具有第二掺杂类型的硅、锗硅、砷化镓或碳硅中的至少一种，所述第二外延掺杂层选自具有第一掺杂类型的娃、锗娃、砷化镓或碳娃中的至少一种。
[0022]可选地，在所述步骤S104之后还包括步骤S105:形成层间介电层以及用于连接所述硅纳米线、所述第一外延掺杂层和所述第二外延掺杂层的互连结构，其中，在形成所述互连结构之前，在所述硅纳米线、所述第一外延掺杂层和所述第二外延掺杂层与所述互连结构相接触的区域形成金属硅化物。
[0023]本发明还提供一种半导体器件，包括半导体衬底、位于所述半导体衬底上的硅纳米线、环绕所述硅纳米线的中间区域的第一外延掺杂层以及环绕所述第一外延掺杂层的中间区域的第二外延掺杂层；其中，所述半导体衬底包括第一衬底和位于其上的第二衬底，所述硅纳米线位于所述第二衬底之上，所述硅纳米线和所述第二外延掺杂层具有第一掺杂类型，所述第一外延掺杂层具有第二掺杂类型，所述硅纳米线与所述第一外延掺杂层构成二极管，所述硅纳米线与所述第一外延掺杂层以及所述第二外延掺杂层构成双极型晶体管，其中所述硅纳米线为所述双极型晶体管的集电极，所述第一外延掺杂层为所述双极型晶体管的基极，所述第二外延掺杂层为所述双极型晶体管的发射极；其中，第一掺杂类型为N型掺杂或P型掺杂，第二掺杂类型为P型掺杂或N型掺杂。
[0024]可选地，所述第一衬底为P型衬底，所述第二衬底为非晶硅衬底，所述第一掺杂类型为N型掺杂，第二掺杂类型为P型掺杂，所述双极型晶体管为NPN型。
[0025]可选地，所述第一衬底为P型衬底，所述第二衬底为深掺杂N阱；并且，所述第一掺杂类型为P型掺杂，第二掺杂类型为N型掺杂，所述双极型晶体管为PNP型。
[0026]其中，所述第二衬底与所述硅纳米线构成PN结，所述PN结将所述双极型晶体管与所述第一衬底隔离。
[0027]可选地，所述半导体器件还包括位于所述硅纳米线两端的连接所述硅纳米线的连接端子，其中，所述连接端子与所述第二外延掺杂层的掺杂类型相同。
[0028]可选地，所述第一外延掺杂层选自具有第二掺杂类型的硅、锗硅、砷化镓或碳硅中的至少一种，所述第二外延掺杂层选自具有第一掺杂类型的娃、锗娃、砷化镓或碳娃中的至少一种。
[0029]可选地，所述半导体器件还包括层间介电层以及用于连接所述硅纳米线、所述第一外延掺杂层和所述第二外延掺杂层的互连结构，并且，在所述互连结构与所述硅纳米线、所述第一外延掺杂层和所述第二外延掺杂层相接触的区域设置有金属硅化物。
[0030]本发明的半导体器件的制造方法，可以实现在制造全环栅晶体管器件的同时，在半导体衬底上制造基于硅纳米线的二极管和双极型晶体管，不会增加额外的工艺和成本。本发明的半导体器件，采用上述的半导体器件的制造方法制备，具有上述优点。此外，由于具有基于硅纳米线的二极管和双极型晶体管，该半导体器件可以实现更多功能。
【附图说明】
[0031]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0032]附图中:
[0033]图1A至IL为本发明实施例一的一种半导体器件的制造方法的相关步骤形成的结构的示意图；
[0034]图1M为本发明实施例一的一种半导体器件的制造方法的一种示意性流程图；
[0035]图2A至2L为本发明实施例二的一种半导体器件的制造方法的相关步骤形成的结构的示意图；
[0036]图2M为本发明实施例二的一种半导体器件的制造方法的一种示意性流程图；
[0037]图3为本发明实施例三的一种半导体器件的结构的示意图；
[0038]图4为本发明实施例四的一种半导体器件的结构的示意图。
【具体实施方式】
[0039]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0040]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0041]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0042]空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0043]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0044]这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发