集成电路结构及其制造方法
【技术领域】
[0001]本发明一般地涉及半导体技术领域，更具体地，涉及集成电路结构及其制造方法。
【背景技术】
[0002]集成电路结构是制造和集成在半导体晶圆中的小电子元件。使用多种制造操作，制造和连接集成电路结构以在半导体晶圆上形成集成电路。集成电路能够在电器件的操作过程中执行功能。
[0003]在电子器件中，经常期望根据处理速度和功率的需求制造具有各种集成电路结构(例如，核心器件和输入-输出(I/o)器件)的半导体芯片。例如，I/O器件在操作过程中通常需要维持高电压。然而，泄露电流随着高电压操作而增强。因此，需继续寻求在集成电路结构以及制造集成电路结构的方法方面的改善。
【发明内容】
[0004]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种集成电路结构，包括:衬底，具有第一区域和第二区域；低电压器件，设置在所述衬底的第一区域上，包括:第一栅叠层，设置在所述衬底的第一区域上；第二栅叠层，设置在所述衬底的第一区域上；以及第一外延结构，设置在所述衬底的第一区域中以及所述第一栅叠层和所述第二栅叠层之间，并且具有从所述第一外延结构到所述第一栅叠层或所述第二栅叠层的第一直线距离；以及高电压器件，设置在所述衬底的第二区域上，包括:第三栅叠层，设置在所述衬底的第二区域上；第四栅叠层，设置在所述衬底的第二区域上；以及第二外延结构，设置在所述衬底的第二区域中以及所述第三栅叠层和所述第四栅叠层之间，并且具有从所述第二外延结构到所述第三栅叠层或所述第四栅叠层的第二直线距离，其中，所述高电压器件的所述第二直线距离大于所述低电压器件的所述第一直线距离。
[0005]在该集成电路结构中，所述第一直线距离和所述第二直线距离的差值在约3nm到约1nm的范围内。
[0006]在该集成电路结构中，所述低电压器件包括核心金属氧化物半导体(MOS)器件。
[0007]在该集成电路结构中，所述高电压器件包括输入-输出(I/0)M0S器件。
[0008]在该集成电路结构中，所述第一外延结构、所述第二外延结构、或所述第一外延结构和所述第二外延结构均由P型半导体材料或N型半导体材料制成。
[0009]该集成电路结构进一步包括:位于所述衬底的所述第二区域中的离子掺杂层。
[0010]在该集成电路结构中，所述离子掺杂层包括碳(C)、锗(Ge)、硼⑶、氟化硼(BF2)、磷(P)、砷(As)、锑(Sb)、以及它们的组合。
[0011]根据本发明的另一方面，提供了一种用于制造集成电路结构的方法，包括:分别在衬底的第一区域和第二区域上形成多个栅叠层；在所述衬底的所述第一区域上的所述栅叠层上方形成光刻胶层；在所述衬底的所述第二区域中形成离子掺杂层；去除所述光刻胶层；在所述衬底的所述第一区域中以及所述第一区域上的两个栅叠层之间形成第一蚀刻凹槽；在所述衬底的所述第二区域中以及所述第二区域上的两个栅叠层之间形成第二蚀刻凹槽；以及将外延材料填充到所述第一蚀刻凹槽和所述第二蚀刻凹槽中以分别形成第一外延结构和第二外延结构，其中，所述第一外延结构具有到达所述第一栅叠层或所述第二栅叠层的侧壁的第一直线距离，并且所述第二外延结构具有到达所述第三栅叠层或所述第四栅叠层的侧壁的第二直线距离，所述第二直线距离大于所述第一直线距离。
[0012]在该方法中，形成所述离子掺杂层是形成N型离子掺杂层或P型离子掺杂层。
[0013]在该方法中，形成所述第一蚀刻凹槽是形成各向同性蚀刻凹槽，并且形成所述第二蚀刻凹槽是形成各向异性蚀刻凹槽。
[0014]在该方法中，通过实施蚀刻工艺形成所述第一蚀刻凹槽和所述第二蚀刻凹槽。
[0015]在该方法中，所述蚀刻工艺包括各向同性蚀刻工艺。
[0016]在该方法中，所述第一直线距离和所述第二直线距离的差值在约3nm到约1nm的范围内。
[0017]根据本发明的又一方面，提供了一种用于制造集成电路结构的方法，包括:分别在衬底的第一区域和第二区域上形成多个栅叠层；在所述衬底的所述第一区域上的所述栅叠层上方形成第一光刻胶层；在所述衬底的所述第二区域中以及所述衬底的所述第二区域上的两个所述栅叠层之间形成第一蚀刻凹槽；去除所述第一光刻胶层；在所述衬底的所述第二区域上方形成第二光刻胶层；在所述衬底的所述第一区域中以及所述衬底的所述第一区域上的两个所述栅叠层之间形成第二蚀刻凹槽；去除所述第二光刻胶层；以及将外延材料填充到所述第一蚀刻凹槽和所述第二蚀刻凹槽中以分别形成第一外延结构和第二外延结构，其中，所述第一外延结构具有到达所述第一栅叠层或所述第二栅叠层的第一直线距离，且所述第二外延结构具有到达所述第三栅叠层或所述第四栅叠层的第二直线距离，所述第二直线距离大于所述第一直线距离。
[0018]在该方法中，形成所述第一蚀刻凹槽是形成各向异性蚀刻凹槽，形成所述第二蚀刻凹槽是形成各向同性蚀刻凹槽。
[0019]在该方法中,通过实施第一各向异性蚀刻工艺形成所述第一蚀刻凹槽。
[0020]在该方法中，通过实施第二各向异性蚀刻工艺和各向同性蚀刻工艺形成所述第二蚀刻凹槽。
[0021 ] 在该方法中，所述第一直线距离和所述第二直线距离的差值在约3nm到约1nm的范围内。
[0022]该方法进一步包括:在所述衬底的所述第二区域中形成离子掺杂层。
[0023]在该方法中，形成所述离子掺杂层是形成N型离子掺杂层或P型离子掺杂层。
【附图说明】
[0024]当结合附图进行阅读时，通过以下详细描述可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，未按比例绘制各个部件。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0025]图1和图2是根据一些实施例的集成电路结构的示意性截面图；
[0026]图3A至图3E是根据一些实施例处于制造集成电路结构的各个阶段的示意性截面图；
[0027]图4是根据一些实施例示出了制造集成电路结构的方法的流程图；
[0028]图5A至图5E是根据一些实施例处于制造集成电路结构的各个阶段的示意性截面图；以及
[0029]图6是根据一些实施例示出制造集成电路结构的方法的流程图。
【具体实施方式】
[0030]以下公开内容提供了许多用于实施本发明的不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本发明。当然，这仅仅是实例，并不是用于限制本发明。例如，在以下描述中，第一部件形成在第二部件上方或者上可以包括以直接接触的方式形成第一部件和第二部件的实施例，还可以包括在第一部件和第二部件之间形成有额外的部件，使得第一部件和第二部件不直接接触的实施例。此外，本发明可在各个实例中重复参照符号和/或字符。该重复是为了简明和清楚，而且其本身不表示所述各个实施例和/或结构之间的关系。
[0031]而且，本文可使用诸如“在…之下”、“在…下面”、“下面的”、“在…上面”、“上面的”
等空间关系术语，以容易地描述如附图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中描述的方位外，这些空间关系术语旨在包括装置在使用或操作过程中的不同方位。装置可以以其他方式进行定向(旋转90度或在其他方位上)，并且可对本文中所使用的空间关系描述符进行相应的解释。
[0032]传统的集成电路结构包括核心器件和输入-输出(I/O)器件。在核心器件中的外延结构和栅叠层之间具有第一距离，且在I/O器件中的外延结构和栅叠层之间具有第二距离。第一距离与第二距离相等。然而，当在高电压操作条件下操作I/O器件时，I/O器件可以增大泄露电流。就这一点而言，根据本发明的各个实施例提供了集成电路结构及其制造方法。
[0033]图1是根据本发明的各个实施例的集成电路结构100的示意性截面图。在图1中，集成电路结构100包括衬底110、低电压器件120、以及高电压器件130。
[0034]衬底110具有第一区域112和第二区域114。在本发明的各个实施例中，衬底110是半导体衬底。在本发明的各个实施例中，衬底110还包括设置在衬底110中且位于第一区域112和第二区域114之间的浅沟槽隔离件(STI) 116。
[0035]低电压器件120设置在衬底110的第一区域112上，并且包括第一栅叠层121、第二栅叠层122和第一外延结构125。在本发明的各个实施例中，低电压器件120包括核心金属氧化物半导体(MOS)器件。
[0036]第一栅叠层121和第二栅叠层122设置在衬底110的第一区域112上。在本发明的各个实施例中，第一栅叠层121包括设置在衬底110上的栅极介电层121a和设置在栅极介电层121a上的栅极材料121b ;并且第二栅叠层122包括设置在衬底110上的栅极介电层122a和设置在栅极介电层122a上的栅极材料122b。在本发明的各个实施例中，间隔件对123和间隔件对124分别位于第一栅叠层121和第二栅叠层122的侧壁上。
[0037]在本发明的各个实施例中，由包括氧化铪(HfO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)或氧化铝(Al2O3)的高k介电材料制成栅极介电层121a和栅极介电层122a。在本发明的各个实施例中，栅极材料121b和122b由金属或多晶硅制成。在本发明的各个实施例中，间隔件对123和124由氮化硅或氮氧化硅制成。
[0038]第一外延结构125设置在衬底110的第一区域112上以及第一栅叠层121和第二栅叠层122之间。低电压器件120具有从第一外延结构125到第一栅叠层121或第二栅叠层122的第一直线距离Dl。在本发明的各个实施例中，由P型半导体材料或N型半导体材料制成第一外延结构125。
[0039]高电压器件130设置在衬底110的第二区域114上，且包括第三栅叠层131、第四栅叠层132和第二外延结构135。在本发明的各个实施例中，高电压器件130包括输入-输出(I/O) MOS器件。
[0040]第三栅叠层131和第四栅叠层132设置在衬底110的第二区域114上。在本发明的各个实施例中，第