艺；并且第二蚀刻凹槽384形成为各向异性蚀刻工艺。
[0068]参照图3E，将外延材料填充到第一蚀刻凹槽382和第二蚀刻凹槽384中以分别形成第一外延结构392和第二外延结构394。在本发明的各个实施例中，通过实施外延工艺在第一蚀刻凹槽382和第二蚀刻凹槽384中生长外延材料来形成第一外延结构392和第二外延结构394。在本发明的各个实施例中，第一外延结构392和第二外延结构394形成为P型半导体结构或N型半导体结构。
[0069]衬底310的第一区域312中的第一外延结构392具有到达第一栅叠层320或第二栅叠层330的侧壁的第一直线距离Dl ;并且衬底310的第二区域314中的第二外延结构394具有到达第三栅叠层340或第四栅叠层350的侧壁的第二直线距离D2。第二直线距离D2大于第一直线距离D1。在本发明的各个实施例中，第一直线距离Dl和第二直线距离D2形成的差值在约3nm到约1nm的范围内。在本发明的各个实施例中，D2与Dl的比率在I至4的范围内。
[0070]图4是示出根据本发明的各个实施例制造集成电路结构的方法的流程图。结合处于各个制造阶段的图3A至图3E的集成电路结构300的截面图公开了操作401至操作407。
[0071]在操作401中，分别在衬底310的第一区域312和第二区域314上形成栅叠层320、330、340和350。参照图3A，进一步在衬底310中以及第一区域312和第二区域314之间形成浅沟槽隔离件316。在本发明的各个实施例中，每个栅叠层均由栅极介电层和栅极材料形成。在本发明的各个实施例中，若干间隔件对分别形成在栅叠层的侧壁上。
[0072]在操作402中，在衬底310的第一区域312上，光刻胶层362形成在栅叠层320和330上方。参照图3B，对衬底310的第二区域314实施离子注入工艺364。在本发明的各个实施例中，离子注入工艺364可以将各种离子注入到衬底310的第二区域314中。
[0073]在操作403中，在实施离子注入工艺364之后，在衬底310的第二区域314中形成离子掺杂层370。在本发明的各个实施例中，可形成包括碳(C)、锗(Ge)、硼(B)、氟化硼(BF2)、磷⑵、砷(As)、锑(Sb)、以及它们的组合的离子掺杂层370。
[0074]在操作404中，去除衬底310的第一区域312上的光刻胶层362。参照操作405，在衬底310的第一区域312中以及衬底310的第一区域312上的栅叠层320和330之间形成第一蚀刻凹槽382。再次参照操作406，在衬底310的第二区域314中以及衬底310的第二区域314上的栅叠层340和栅叠层350之间形成第二蚀刻凹槽384。
[0075]在图3D中，第一蚀刻凹槽382形成为各向同性蚀刻凹槽；并且第二蚀刻凹槽384形成为各向异性蚀刻凹槽。因为对衬底310的第二区域314实施离子注入工艺364，所以大幅降低了离子掺杂层370的蚀刻率，使得对离子掺杂层370所实施的各向同性蚀刻工艺可以在衬底310的第二区域314上形成各向异性蚀刻凹槽。相反地，衬底310的第一区域312可以通过各向同性蚀刻工艺形成各向同性蚀刻凹槽。
[0076]在操作407中，外延材料填充到第一蚀刻凹槽382和第二蚀刻凹槽384中以分别形成第一外延结构392和第二外延结构394。在本发明的各个实施例中，通过实施外延工艺在第一蚀刻凹槽382和第二蚀刻凹槽384中生长外延材料来形成第一外延结构392和第二外延结构394。在图3E中，衬底310的第一区域312中的第一外延结构392具有到达第一栅叠层320或第二栅叠层330的侧壁的第一直线距离Dl ;并且衬底310的第二区域314中的第二外延结构394具有到达第三栅叠层340或第四栅叠层350的侧壁的第二直线距离D2。第二直线距离D2大于第一直线距离Dl。
[0077]图5A至图5E是根据本发明的各个实施例的在制造集成电路结构的各个阶段的示意性截面图。根据本发明的各个实施例，该方法能够局部修复上述的所有类型的问题，以增强集成电路结构中的栅叠层的介电特性。
[0078]在图5A中，栅叠层520和栅叠层530形成在衬底510的第一区域512上，栅叠层540和550形成在衬底510的第二区域514上。在本发明的各个实施例中，一些栅叠层分别形成在衬底510的第一区域512和第二区域514上。在本发明的各个实施例中，将浅沟槽隔离件516进一步形成在衬底510中以及第一区域512和第二区域514之间。
[0079]栅叠层520、530、540和550分别由栅极介电层521、531、541和551以及栅极材料522、532、542和552形成。栅极介电层521、531、541和551分别形成在衬底510上，且栅极材料522、532、542和552分别形成在栅极介电层521、531、541和551上。
[0080]在本发明的各个实施例中，由包括氧化铪(HfO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)或氧化铝(Al2O3)的高k介电材料形成栅极介电层521、531、541和551。在本发明的各个实施例中，通过实施诸如物理汽相沉积(PVD)、化学汽相沉积(CVD)、原子层沉积(ALD)或等离子体增强的化学汽相沉积(PECVD)的沉积工艺和诸如蚀刻工艺的图案化工艺来形成栅极介电层 521、531、541 和 551。
[0081]在本发明的各个实施例中，由金属或多晶硅形成栅极材料522、532、542和552。在本发明的各个实施例中，通过实施诸如物理汽相沉积(PVD)、化学汽相沉积(CVD)、原子层沉积(ALD)或等离子体增强的化学汽相沉积(PECVD)的沉积工艺和诸如蚀刻工艺的图案化工艺形成栅极材料522、532、542和552。
[0082]在本发明的各个实施例中，若干间隔件对523、533、543和553分别形成在栅叠层520、530、540和550的侧壁上。在本发明的各个实施例中，通过诸如物理汽相沉积(PVD)、化学汽相沉积(CVD)、原子层沉积(ALD)或等离子体增强的化学汽相沉积(PECVD)的沉积工艺由氮化硅形成间隔件对523、533、543和553。
[0083]参照图5B，在衬底510的第一区域512上的栅叠层520和530上方形成第一光刻胶层562，并且在第二区域514中以及衬底510的第二区域514上的栅叠层540和栅叠层550之间形成第一蚀刻凹槽570。在本发明的各个实施例中，第一蚀刻凹槽570形成为各向异性蚀刻凹槽。在本发明的各个实施例中，通过诸如干蚀刻工艺的各向异性蚀刻工艺形成第一蚀刻凹槽570。
[0084]再次参照图5C，去除衬底510的第一区域512上的第一光刻胶层562。第二光刻胶层564形成在衬底510的第二区域514上的栅叠层540和栅叠层550上方，并且在衬底510的第一区域512中以及其栅叠层520和530之间形成凹槽582。在本发明的各个实施例中，凹槽582形成为另一各向异性蚀刻凹槽。在本发明的各个实施例中，通过实施诸如干蚀刻工艺的另一各向异性蚀刻工艺形成凹槽582。
[0085]在图中，在衬底510的第一区域512中以及衬底510的第一区域512上的栅叠层520和栅叠层530之间形成第二蚀刻凹槽584。通过实施诸如湿蚀刻工艺的各向同性蚀刻工艺在凹槽582的相同位置处形成第二蚀刻凹槽584。在本发明的各个实施例中，第二蚀刻凹槽584形成为各向同性蚀刻凹槽。
[0086]参照图5E，去除衬底510的第二区域514上的第二光刻胶层564，并且外延材料填充到第二蚀刻凹槽584和第一蚀刻凹槽570中以分别形成第一外延结构592和第二外延结构594。在本发明的各个实施例中，通过实施外延工艺在第二蚀刻凹槽584和第一蚀刻凹槽570中生长外延材料来形成第一外延结构592和第二外延结构594。在本发明的各个实施例中，第一外延结构592和第二外延结构594形成为P型半导体结构或N型半导体结构。
[0087]衬底510的第一区域512中的第一外延结构592具有到达第一栅叠层520或第二栅叠层530的侧壁的第一直线距离D3 ;并且衬底510的第二区域514中的第二外延结构594具有到达第三栅叠层540或第四栅叠层550的侧壁的第二直线距离D4。第二直线距离D4大于第一直线距离D3。在本发明的各个实施例中，第一直线距离D3和第二直线距离D4形成的差值在约3nm到约1nm的范围内。在本发明的各个实施例中，D4与D3的比率在I至4的范围内。
[0088]图6是示出根据本发明的各个实施例制造集成电路结构的方法的流程图。结合5A至图5E的处于各个制造阶段的集成电路结构500的截面图公开了操作601至操作608。
[0089]在操作601中，栅叠层520、530、540和550分别形成在衬底510的第一区域512和第二区域514上。参照图5A，浅沟槽隔离件516进一步形成在衬底510中以及第一区域512和第二区域514之间。在本发明的各个实施例中，每个栅叠层均由栅极介电层和栅极材料形成。在本发明的各个实施例中，若干间隔件对分别形成在栅叠层的侧壁上。
[0090]在操作602中，在衬底510的第一区域512上的栅叠层520和栅叠层530上方形成光刻胶层562。在操作603中，在衬底510的第二区域514中以及第二区域514上的栅叠层540和550之间形成第一蚀刻凹槽570。参照图5B，第一蚀刻凹槽570形成为各向异性蚀刻凹槽。在本发明的各个实施例中，通过实施诸如干蚀刻工艺的各向异性蚀刻工艺形成第一蚀刻凹槽570。
[0091]在操作604中，去除衬底510的第一区域512上的第一光刻胶层562。在操作605中，在衬底510的第二区域514上的栅叠层540和550上方形成第二光刻胶层564。参照图5C，在衬底510的第一区域512中以及第一区域512上的栅叠层520和栅叠层530之间形成凹槽582。在图5C中，将凹槽582形成为另一各向异性蚀刻凹槽。在本发明的各个实施例中，通过实施诸如干蚀刻工艺的另一各向异性蚀刻工艺形成凹槽582。
[0092]参照图6，在衬底510的第一区域512中以及衬底510的第一区域512上的栅叠层520和栅叠