三栅叠层131包括设置在衬底110上的栅极介电层131a和设置在栅极介电层131a上的栅极材料131b ;并且第四栅叠层132包括设置在衬底110上的栅极介电层132a和设置在栅极介电层132a上的栅极材料132b。在本发明的各个实施例中，间隔件对133和间隔件对134分别位于第三栅叠层131和第四栅叠层132的侧壁上。
[0041]在本发明的各个实施例中，由包括氧化铪(HfO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)或氧化铝(Al2O3)的高k介电材料制成栅极介电层131a和栅极介电层132a。在本发明的各个实施例中，栅极材料131b和132b由金属或多晶硅制成。在本发明的各个实施例中，间隔件对133和134由氮化硅或氮氧化硅制成。
[0042]第二外延结构135设置在衬底110的第二区域114上以及第三栅叠层131和第四栅叠层132之间。高电压器件130具有从第二外延结构135到第三栅叠层131或第四栅叠层132的第二直线距离D2。在本发明的各个实施例中，由P型半导体材料或N型半导体材料制成第二外延结构135。
[0043]高电压器件130的第二直线距离D2大于低电压器件120的第一直线距离D1。在本发明的各个实施例中，第一直线距离Dl和第二直线距离D2具有差值。差值在约3nm到约1nm的范围内。在本发明的各个实施例中，D2与Dl的比率在I至4的范围内。
[0044]当高电压器件中的第二外延结构到第三或第四栅叠层的第二直线距离明显大于低电压器件中的第一外延结构到第一或第二栅叠层的第一直线距离时，在高电压操作下可以降低高电压器件中的泄露电流。
[0045]图2是根据本发明的各个实施例的集成电路结构200的示意性截面图。在图2中，集成电路结构200包括衬底210、低电压器件220和高电压器件230。
[0046]衬底210具有第一区域212和第二区域214。在本发明的各个实施例中，衬底210是半导体衬底。在本发明的各个实施例中，衬底210还包括设置在衬底210中且位于第一区域212和第二区域214之间的浅沟槽隔离件(STI) 216。
[0047]不同于图1中的集成电路结构100，集成电路结构200的衬底210还包括位于第二区域214中的离子掺杂层218。通过离子注入工艺形成离子掺杂层218。在本发明的各个实施例中，离子掺杂层218包括碳(C)、锗(Ge)、硼(B)、氟化硼(BF2)、磷(P)、砷(As)、锑(Sb)、以及它们的组合。
[0048]低电压器件220设置在衬底210的第一区域212上，且包括第一栅叠层221、第二栅叠层222和第一外延结构225。在本发明的各个实施例中,低电压器件220包括核心金属氧化物半导体(MOS)器件。
[0049]第一栅叠层221和第二栅叠层222设置在衬底210的第一区域212上。在本发明的各个实施例中，第一栅叠层221包括设置在衬底210上的栅极介电层221a和设置在栅极介电层221a上的栅极材料221b ;并且第二栅叠层222包括设置在衬底210上的栅极介电层222a和设置在栅极介电层222a上的栅极材料222b。在本发明的各个实施例中，间隔件对223和间隔件对224分别位于第一栅叠层221和第二栅叠层222的侧壁上。
[0050]在本发明的各个实施例中，由包括氧化铪(HfO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)或氧化铝(Al2O3)的高k介电材料制成栅极介电层221a和222a。在本发明的各个实施例中，栅极材料221b和222b由金属或多晶硅制成。在本发明的各个实施例中，间隔件对223和224由氮化硅或氮氧化硅制成。
[0051]第一外延结构225设置在衬底210的第一区域212上以及第一栅叠层221和第二栅叠层222之间。低电压器件220具有从第一外延结构225到第一栅叠层221或第二栅叠层222的第一直线距离D3。在本发明的各个实施例中，由P型半导体材料或N型半导体材料制成第一外延结构225。
[0052]高电压器件230设置在衬底210的第二区域214上，且包括第三栅叠层231、第四栅叠层232和第二外延结构235。在本发明的各个实施例中，高电压器件230包括输入-输出(I/O) MOS器件。
[0053]第三栅叠层231和第四栅叠层232设置在衬底210的第二区域214上。在本发明的各个实施例中，第三栅叠层231包括设置在衬底210上的栅极介电层231a和设置在栅极介电层231a上的栅极材料231b ;并且第四栅叠层232包括设置在衬底210上的栅极介电层232a和设置在栅极介电层232a上的栅极材料232b。在本发明的各个实施例中，间隔件对233和间隔件对234分别位于第三栅叠层231和第四栅叠层232的侧壁上。
[0054]在本发明的各个实施例中，由包括氧化铪(HfO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)或氧化铝(Al2O3)的高k介电材料制成栅极介电层231a和栅极介电层232a。在本发明的各个实施例中，栅极材料231b和232b由金属或多晶硅制成。在本发明的各个实施例中，间隔件对233和234由氮化硅或氮氧化硅制成。
[0055]第二外延结构235设置在衬底210的第二区域214上以及第三栅叠层231和第四栅叠层232之间。高电压器件230具有从第二外延结构235到第三栅叠层231或第四栅叠层232的第二直线距离D4。在本发明的各个实施例中，由P型半导体材料或N型半导体材料制成第二外延结构235。
[0056]高电压器件230的第二直线距离D4大于低电压器件220的第一直线距离D3。在本发明的各个实施例中，第一直线距离D3和第二直线距离D4具有差值。差值在约3nm到约1nm的范围内。在本发明的各个实施例中，D4与D3的比率在I至4的范围内。
[0057]当高电压器件中的第二外延结构与第三或第四栅叠层之间的第二直线距离明显大于低电压器件中的第一外延结构与第一或第二栅叠层之间的第一直线距离时，在高电压操作的过程中可以降低高电压器件中的泄露电流。
[0058]图3A至图3E是根据本发明的各个实施例处于制造集成电路结构的各个阶段的示意性截面图。根据本发明的各个实施例，该方法能够局部修复上述的所有类型的问题，以便增强集成电路结构中的栅叠层的介电特性。
[0059]在图3A中，栅叠层320和330形成在衬底310的第一区域312上，栅叠层340和350形成在衬底310的第二区域314上。在本发明的各个实施例中，将一些栅叠层分别地形成在衬底310的第一区域312和第二区域314上。在本发明的各个实施例中，浅沟槽隔离件316进一步形成在衬底310中以及第一区域312和第二区域314之间。
[0060]栅叠层320、330、340和350分别由栅极介电层321、331、341和351以及栅极材料322、332、342和352形成。栅极介电层321、331、341和351分别形成在衬底310上，且栅极材料322、332、342和352分别形成在栅极介电层321、331、341和351上。
[0061]在本发明的各个实施例中，由包括氧化铪(HfO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)或氧化铝(Al2O3)的高k介电材料形成栅极介电层321、331、341和351。在本发明的各个实施例中，通过实施诸如物理汽相沉积(PVD)、化学汽相沉积(CVD)、原子层沉积(ALD)或等离子体增强的化学汽相沉积(PECVD)的沉积工艺和诸如蚀刻工艺的图案化工艺来形成栅极介电层 321、331、341 和 351。
[0062]在本发明的各个实施例中，栅极材料322、332、342和352由金属或多晶硅形成。在本发明的各个实施例中，通过实施诸如物理汽相沉积(PVD)、化学汽相沉积(CVD)、原子层沉积(ALD)或等离子体增强的化学汽相沉积(PECVD)的沉积工艺和诸如蚀刻工艺的图案化工艺形成栅极材料322、332、342和352。
[0063]在本发明的各个实施例中，若干间隔件对323、333、343和353分别形成在栅叠层320、330、340和350的侧壁上。在本发明的各个实施例中，通过诸如物理汽相沉积(PVD)、化学汽相沉积(CVD)、原子层沉积(ALD)或等离子体增强的化学汽相沉积(PECVD)的沉积工艺由氮化硅形成间隔件对323、333、343和353。
[0064]参照图3B，在衬底310的第一区域312上光刻胶层362形成在栅叠层320和330上方，且对衬底310的第二区域314实施离子注入工艺364。由于在衬底310的第一区域312上的栅叠层320和330上方形成光刻胶层，所以仅可以对衬底310的第二区域314实施离子注入工艺364。在本发明的各个实施例中，离子注入工艺364可以将各种离子注入衬底310的第二区域314中，且离子包括碳(C)、锗(Ge)、硼(B)、氟化硼(BF2)、磷(P)、砷(As)、锑(Sb)、以及它们的组合。
[0065]再次参照图3C，在图3B中实施离子注入工艺之后，在衬底310的第二区域314中形成离子掺杂层370。然后，去除衬底310的第一区域312上的光刻胶层362。在本发明的各个实施例中，离子掺杂层370形成为N型离子掺杂层或P型离子掺杂层。
[0066]在图3D中，第一蚀刻凹槽382形成在衬底310的第一区域312中并且在衬底310的第一区域312上介于栅叠层320和栅叠层330之间；并且第二蚀刻凹槽384形成在衬底310的第二区域314中并且在衬底310的第二区域314上介于栅叠层340和栅叠层350之间。在本发明的各个实施例中，通过实施蚀刻工艺形成第一蚀刻凹槽382和第二蚀刻凹槽384。在本发明的各个实施例中，蚀刻工艺是诸如湿蚀刻工艺的各向同性蚀刻工艺。
[0067]因为对衬底310的第二区域314实施离子注入工艺364，所以可以大幅降低离子掺杂层370的蚀刻率，使得对离子掺杂层370所实施的各向同性蚀刻工艺可以在衬底310的第二区域314上形成各向异性蚀刻凹槽。相反地，衬底310的第一区域312可以通过各向同性蚀刻工艺形成各向同性凹槽。在本发明的各个实施例中，第一蚀刻凹槽382形成为各向同性蚀刻工