层530之间形成第二蚀刻凹槽584。在图中，通过实施诸如湿蚀刻工艺的各向同性蚀刻工艺在凹槽582的相同位置处形成第二蚀刻凹槽584。在本发明的各个实施例中，将第二蚀刻凹槽584形成为各向同性蚀刻凹槽。
[0093]在操作607中，去除衬底510的第二区域514上的第二光刻胶层564。在操作608中，外延材料填充到第二蚀刻凹槽584和第一蚀刻凹槽570中以分别形成第一外延结构592和第二外延结构594。在本发明的各个实施例中，通过实施外延工艺以第二蚀刻凹槽584和第一蚀刻凹槽570中生长外延材料来形成第一外延结构592和第二外延结构594。
[0094]参照图5E，衬底510的第一区域512中的第一外延结构592具有到达第一栅叠层520或第二栅叠层530的侧壁的第一直线距离D3 ;并且衬底510的第二区域514中的第二外延结构594具有到达第三栅极结构540或第四栅极结构550的侧壁的第二直线距离D4。第二直线距离D4大于第一直线距离D3。
[0095]根据一些实施例，本发明公开了包括低电压器件和高电压器件的集成电路结构。低电压器件具有从第一外延结构到达邻近的栅叠层(多个邻近栅叠层)的第一直线距离；以及高电压器件具有从第二外延结构到达邻近的栅叠层(多个邻近栅叠层)的第二直线距离。高电压器件的第二直线距离大于低电压器件的第一直线距离，使得在高电压操作下可降低高电压器件中的泄露电流。
[0096]根据一些实施例，本发明公开了一种用于制造集成电路结构的方法。在该方法中，集成电路结构中的高电压器件中可以形成各向异性蚀刻凹槽；以及集成电路结构中的低电压器件可以形成各向同性蚀刻凹槽。
[0097]在本发明的各个实施例中，在实施离子注入工艺之后，在衬底的第二区域中形成离子掺杂层。因为对衬底的第二区域上实施离子注入工艺，所以大幅降低了离子掺杂层的蚀刻率，使得对离子掺杂层所实施的各向同性蚀刻工艺可以在衬底的第二区域上形成各向异性蚀刻凹槽。相反，衬底的第一区域可以通过各向同性蚀刻工艺形成各向同性蚀刻凹槽。
[0098]在本发明的各个实施例中，顺序形成位于高电压器件中的各向异性蚀刻凹槽和位于低电压器件中的各向同性蚀刻凹槽。例如，当低电压器件由光刻胶层保护时，可以形成高电压器件中的各向异性蚀刻凹槽，且当高电压器件由另一光刻胶层保护时，可以形成低电压器件中的各向同性蚀刻凹槽。在高电压器件中形成各向异性蚀刻凹槽且在低电压器件中形成各向同性蚀刻凹槽之后，外延材料可填充到各向异性蚀刻凹槽和各向同性蚀刻凹槽以分别形成第一外延结构和第二外延结构。低电压器件具有从第一外延结构到邻近的栅叠层(多个邻近栅叠层)的第一直线距离；以及高电压器件具有从第二外延结构到邻近的栅叠层(多个邻近栅叠层)的第二直线距离。高电压器件的第二直线距离大于低电压器件的第一直线距离，使得在高电压操作下可以降低高电压器件中的泄露电流。
[0099]在本发明的一些实施例中，集成电路结构包括具有第一区域和第二区域的衬底、设置在衬底的第一区域上的低电压器件、以及设置在衬底的第二区域上的高电压器件。低电压器件包括设置在衬底的第一区域上的第一栅叠层、设置在衬底的第一区域上的第二栅叠层、和设置在衬底的第一区域中以及第一栅叠层和第二栅叠层之间的第一外延结构。低电压器件具有从第一外延结构到第一栅叠层或第二栅叠层的第一直线距离。高电压器件包括设置在衬底的第二区域上的第三栅叠层、设置在衬底的第二区域上的第四栅叠层、和设置在衬底的第二区域中以及第三栅叠层和第四栅叠层之间的第二外延结构。高电压器件具有从第二外延结构到第三栅叠层或第四栅叠层的第二直线距离。在集成电路结构中，高电压器件的第二直线距离大于低电压器件的第一直线距离。
[0100]在本发明的一些实施例中，一种用于制造集成电路结构的方法包括若干操作。在衬底的第一区域和第二区域上分别形成多个栅叠层。在衬底的第一区域上的栅叠层上方形成光刻胶层。在衬底的第二区域中形成离子掺杂层。去除光刻胶层。在衬底的第一区域中以及第一区域上的两个栅叠层之间形成第一蚀刻凹槽。在衬底的第二区域中以及第二区域上的两个栅叠层之间形成第二蚀刻凹槽。外延材料填充到第一蚀刻凹槽和第二蚀刻凹槽中以分别形成第一外延结构和第二外延结构。在制造集成电路结构的方法中，第一外延结构具有到第一栅叠层或第二栅叠层的第一直线距离，并且第二外延结构具有到第三栅叠层或第四栅叠层的第二直线距离。第二直线距离大于第一直线距离。
[0101]在本发明的一些实施例中，一种用于制造集成电路结构的方法包括若干操作。在衬底的第一区域和第二区域上分别形成多个栅叠层。在衬底的第一区域上的栅叠层上方形成第一光刻胶层。在衬底的第二区域中以及衬底的第二区域上的两个栅叠层之间形成第一蚀刻凹槽。去除第一光刻胶层。在衬底的第二区域上方形成第二光刻胶层。在衬底的第一区域中以及衬底的第一区域上的两个栅叠层之间形成第二蚀刻凹槽。去除第二光刻胶层。外延材料填充到第一蚀刻凹槽和第二蚀刻凹槽中以分别形成第一外延结构和第二外延结构。在制造集成电路结构的方法中，第一外延结构具有到第一栅叠层或第二栅叠层的第一直线距离，并且第二外延结构具有到第三栅叠层或第四栅叠层的第二直线距离。第二直线距离大于第一直线距离。
[0102]上面概述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或修改其他用于执行与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员还应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
【主权项】
1.一种集成电路结构，包括: 衬底，具有第一区域和第二区域； 低电压器件，设置在所述衬底的第一区域上，包括: 第一栅叠层，设置在所述衬底的第一区域上； 第二栅叠层，设置在所述衬底的第一区域上；以及 第一外延结构，设置在所述衬底的第一区域中以及所述第一栅叠层和所述第二栅叠层之间，并且具有从所述第一外延结构到所述第一栅叠层或所述第二栅叠层的第一直线距离；以及 高电压器件，设置在所述衬底的第二区域上，包括: 第三栅叠层，设置在所述衬底的第二区域上； 第四栅叠层，设置在所述衬底的第二区域上；以及 第二外延结构，设置在所述衬底的第二区域中以及所述第三栅叠层和所述第四栅叠层之间，并且具有从所述第二外延结构到所述第三栅叠层或所述第四栅叠层的第二直线距离， 其中，所述高电压器件的所述第二直线距离大于所述低电压器件的所述第一直线距离。
2.根据权利要求1所述的集成电路结构，其中，所述第一直线距离和所述第二直线距离的差值在约3nm到约1nm的范围内。
3.根据权利要求1所述的集成电路结构，其中，所述低电压器件包括核心金属氧化物半导体(MOS)器件。
4.根据权利要求1所述的集成电路结构，其中，所述高电压器件包括输入-输出(I/O)MOS器件。
5.根据权利要求1所述的集成电路结构，其中，所述第一外延结构、所述第二外延结构、或所述第一外延结构和所述第二外延结构均由P型半导体材料或N型半导体材料制成。
6.根据权利要求1所述的集成电路结构，进一步包括:位于所述衬底的所述第二区域中的离子掺杂层。
7.根据权利要求6所述的集成电路结构，其中，所述离子掺杂层包括碳(C)、锗(Ge)、硼(B)、氟化硼(BF2)、磷(P)、砷(As)、锑(Sb)、以及它们的组合。
8.一种用于制造集成电路结构的方法，包括: 分别在衬底的第一区域和第二区域上形成多个栅叠层； 在所述衬底的所述第一区域上的所述栅叠层上方形成光刻胶层； 在所述衬底的所述第二区域中形成离子掺杂层； 去除所述光刻胶层； 在所述衬底的所述第一区域中以及所述第一区域上的两个栅叠层之间形成第一蚀刻凹槽； 在所述衬底的所述第二区域中以及所述第二区域上的两个栅叠层之间形成第二蚀刻凹槽；以及 将外延材料填充到所述第一蚀刻凹槽和所述第二蚀刻凹槽中以分别形成第一外延结构和第二外延结构， 其中，所述第一外延结构具有到达所述第一栅叠层或所述第二栅叠层的侧壁的第一直线距离，并且所述第二外延结构具有到达所述第三栅叠层或所述第四栅叠层的侧壁的第二直线距离，所述第二直线距离大于所述第一直线距离。
9.根据权利要求8所述的方法，其中，形成所述离子掺杂层是形成N型离子掺杂层或P型离子掺杂层。
10.一种用于制造集成电路结构的方法，包括: 分别在衬底的第一区域和第二区域上形成多个栅叠层； 在所述衬底的所述第一区域上的所述栅叠层上方形成第一光刻胶层； 在所述衬底的所述第二区域中以及所述衬底的所述第二区域上的两个所述栅叠层之间形成第一蚀刻凹槽； 去除所述第一光刻胶层； 在所述衬底的所述第二区域上方形成第二光刻胶层； 在所述衬底的所述第一区域中以及所述衬底的所述第一区域上的两个所述栅叠层之间形成第二蚀刻凹槽； 去除所述第二光刻胶层；以及 将外延材料填充到所述第一蚀刻凹槽和所述第二蚀刻凹槽中以分别形成第一外延结构和第二外延结构， 其中，所述第一外延结构具有到达所述第一栅叠层或所述第二栅叠层的第一直线距离，且所述第二外延结构具有到达所述第三栅叠层或所述第四栅叠层的第二直线距离，所述第二直线距离大于所述第一直线距离。
【专利摘要】本发明提供了一种集成电路结构，该集成电路结构包括衬底、低电压器件和高电压器件。低电压器件具有从第一外延结构到邻近的栅叠层的第一直线距离；以及高电压器件具有从第二外延结构到邻近的栅叠层的第二直线距离。高电压器件的第二直线距离大于低电压器件的第一直线距离，使得在高电压操作下可以降低高电压器件中的泄露电流。而且，本发明还提供了一种用于制造集成电路结构的方法。
【IPC分类】H01L27-02, H01L21-82
【公开号】CN104835814
【申请号】CN201410320059
【发明人】江宗育, 陈光鑫
【申请人】台湾积体电路制造股份有限公司
【公开日】2015年8月12日
【申请日】2014年7月7日
【公告号】US20150221555