提供半导体衬底100，所述半导体衬底100包括P型衬底1001(记作第一衬底)和位于P型衬底1001之上的深掺杂N阱(DNW) 1003以及位于深掺杂N阱1002之上的非晶硅衬底(记作第二衬底)1002，如图2A所示。
[0097]在图2A中，上图为俯视图；下图中的左图为X-X’方向的剖视图，右图为Y-Y’方向的剖视图。在后续的图2B至图2L中，各图的标示方式与此相同。
[0098]在图1A中，P-sub代表P型衬底。
[0099]步骤B2:通过娃(Si)原子注入在非晶娃衬底1002上定义娃纳米线(siliconnano-wire)所在的区域1003’，如图2B所示。
[0100]步骤B3:通过刻蚀在半导体衬底100之上(具体而言指深掺杂N阱1002的上方)形成悬挂的硅纳米线101，如图2C所示。
[0101]其中，硅纳米线101形成在非晶硅衬底1002被注入硅原子的区域，S卩，形成于所定义的娃纳米线(silicon nano-wire)所在的区域1002’内。悬挂的娃纳米线101,指娃纳米线的中间区域处于悬空状态(即，下方被刻蚀形成凹槽)，如图2C所示。
[0102]在本实施例中，采用湿法刻蚀的方法形成硅纳米线101。在刻蚀的过程中，其他区域通过掩膜层102覆盖，如图2C所示。在本步骤中形成的硅纳米线101由非晶硅构成。
[0103]在本实施例中，步骤B3可以与形成GAA晶体管的硅纳米线的工艺同步实现，不需要额外增加工艺。
[0104]步骤B4:通过退火工艺对娃纳米线101进行晶化,形成晶化的娃纳米线，如图2D所示。
[0105]其中，图2D仅用于示意晶化工艺，为了表示的简要，并未示出硅纳米线101在晶化后的变化情况。
[0106]步骤B5:对硅纳米线101进行P型离子注入以形成P阱(PW)，如图2E所示。
[0107]其中，在图2E中，“PW”代表N阱。
[0108]经过步骤B5，硅纳米线101为P型掺杂的硅纳米线。
[0109]在本实施例中，该P型掺杂的硅纳米线101作为PNP型双极型晶体管的集电极(collector),如图 2E 所不。
[0110]步骤B6:形成覆盖硅纳米线101的两端区域的掩膜层103’，如图2G所示。
[0111]示例性地，形成掩膜层103’的方法包括:
[0112]步骤B61:对硅纳米线101进行氧化以形成覆盖硅纳米线101的氧化物层103，如图1F所示。
[0113]步骤B62:通过湿法刻蚀去除氧化物层103位于硅纳米线101的中间区域的部分，形成掩膜层103’，如图2G所示。
[0114]步骤B7:在硅纳米线101的未被掩膜层103’覆盖的区域形成环绕该硅纳米线101的N型掺杂层(例如:形成N+源漏原位掺杂层)104，如图2H所示。
[0115]示例性地，形成N型掺杂层104 (记作第一外延掺杂层)的方法，可以为外延生长法。
[0116]在本实施例中，该N型掺杂层104环绕作为PNP型双极型晶体管的集电极的P型掺杂的硅纳米线101，作为PNP型双极型晶体管的基极(base)，如图2H所示。
[0117]在本实施例中，步骤B7可以与形成GAA晶体管的N+型源漏极的工艺同步实现，不需要额外增加工艺。
[0118]步骤B8:形成覆盖N型掺杂层104的两端区域并暴露出硅纳米线101的两端的阻挡层(block layer) 105，如图 2J 所示。
[0119]示例性地，形成阻挡层105的方法包括:
[0120]步骤B81:形成完全覆盖N型掺杂层104以及硅纳米线101的阻挡材料层1050，如图21所示。
[0121]步骤A82:通过刻蚀去除阻挡材料层1050位于N型掺杂层104的中间区域的部分以及位于硅纳米线101的两端的部分，形成阻挡层105，如图2J所示。
[0122]步骤B9:在N型掺杂层104未被阻挡层105覆盖的区域形成环绕N型掺杂层104的P型掺杂层(例如:形成P+源漏原位掺杂层)106，同时在硅纳米线101的两端未被阻挡层105覆盖的区域形成硅纳米线101的连接端子107，如图2K所示。
[0123]示例性地，形成P型掺杂层106 (记作第二外延掺杂层)以及连接端子107的方法，可以为外延生长法。
[0124]在本实施例中，该P型掺杂层106环绕作为PNP型双极型晶体管的基极的N型掺杂层104，作为PNP型双极型晶体管的发射极(emitter)，如图2K所示。也就是说，该P型掺杂的硅纳米线101作为PNP型双极型晶体管的集电极；N型掺杂层104环绕该P型掺杂的硅纳米线101，作为PNP型双极型晶体管的基极；P型掺杂层106环绕该N型掺杂层104，作为PNP型双极型晶体管的发射极。
[0125]其中，硅纳米线101的连接端子107与P型掺杂层(例如:P+源漏原位掺杂层)的材料相同，可视为集电极的一部分。形成连接端子107的作用在于，可以减小集电极(具体而言，指硅纳米线101)的接触电阻。
[0126]在本实施例中，步骤B9可以与形成GAA晶体管的P+型源漏极的工艺同步实现，不需要额外增加工艺。
[0127]步骤BlO:在硅纳米线101的连接端子107、P型掺杂层106、N型掺杂层104的上方分别形成金属硅化物108，然后形成层间介电层109以及位于层间介电层109内且位于金属硅化物108上方的接触孔110，如图2L所示。
[0128]其中，层间介电层109除了覆盖金属硅化物108等组件外，还填充于硅纳米线101与半导体衬底100之间的间隙，如图1L所示。
[0129]其中，形成金属硅化物108的作用在于减小双极型晶体管的集电极、基极、发射极的接触电阻。
[0130]在本实施例中，该PNP型双极型晶体管是水平的(指三个电极集电极、基极、发射极本身平行于半导体衬底100的上表面)，形成于硅纳米线之上。并且，深掺杂N阱1002与P型掺杂的硅纳米线101形成的PN结将该PNP型双极型晶体管与P型衬底1001隔离，如图2K和2L所示。
[0131]此外，在本实施例中，该P型掺杂的硅纳米线101与该N型掺杂层104还构成二极管结构，如图2K和图2L所示。本领域的技术人员可以理解，除了本实施例示出的二极管的两极与PNP型双极型晶体管中的集电极和基极共用的情况，还可以在上述工艺过程中制造独立的二极管结构。
[0132]在本实施例中，该硅纳米线双极型晶体管是寄生的(parasitic)，即，在制造体硅全环栅(GAA)晶体管器件的工艺过程中完成硅纳米线双极型晶体管的制造，因此不会增加额外的掩膜工艺，也不会增加额外的成本。所制得的半导体器件，由于除包括全环栅晶体管之外还包括基于硅纳米线的二极管和双极型晶体管，因而可以实现更多的功能。
[0133]由此可见，本发明实施例的半导体器件的制造方法，可以实现在制造全环栅晶体管的同时，在体硅衬底上制造二极管和双极型晶体管，不会增加额外的工艺和成本。
[0134]图2M示出了本发明实施例提出的一种半导体器件的制造方法的一种示意性流程图，用于简要示出该制造方法的典型流程。具体包括:
[0135]步骤Tl:提供包括第一衬底、第二衬底以及位于二者之间的深N阱的半导体衬底，对所述第二衬底进行刻蚀以形成悬挂的硅纳米线；
[0136]步骤T2:对所述硅纳米线进行P型离子注入以形成P型掺杂的硅纳米线；
[0137]步骤T3:在所述硅纳米线的中间区域形成环绕所述硅纳米线的N型掺杂的第一外延惨杂层；
[0138]步骤T4:在所述第一外延掺杂层的中间区域形成环绕所述第一外延掺杂层的P型掺杂的第二外延掺杂层。
[0139]实施例三
[0140]下面，参照图3来描述本发明实施例提出的半导体器件的结构。其中，图3为本发明实施例的半导体器件的结构的示意图；在图3中，上图为俯视图；下图中的左图为X-X’方向的剖视图，右图为Y-Y’方向的剖视图。
[0141]本发明实施例的半导体器件，可以采用实施例一所述的方法制造。如图3所示，该半导体器件包括:包括半导体衬底100、位于所述半导体衬底上的水平的硅纳米线101、环绕所述硅纳米线101的中间区域的第一外延掺杂层104以及环绕所述第一外延掺杂层104的中间区域的第二外延掺杂层106。其中，所述半导体衬底100包括第一衬底1001和位于其上的第二衬底1002，所述硅纳米线101位于所述第二衬底1002之上。
[0142]在本实施例中，所述硅纳米线101和所述第二外延掺杂层均为N型掺杂，所述第一外延掺杂层104为P型掺杂。
[0143]显然，所述硅纳米线101与所述第一外延掺杂层104构成二极管结构；所述硅纳米线101与所述第一外延掺杂层104及所述第二外延掺杂层106构成NPN型双极型晶体管。
[0144]示例性地，硅纳米线101与第一外延掺杂层104构成二极管为P+/NW型二极管。此夕卜，该二极管还可以为N+/P+型二极管或N+/PW型二极管。
[0145]其中，所述第一衬底1001为P型衬底，所述第二衬底1002为非晶硅衬底。
[0146]如图3所示，所述第二衬底1002与所述硅纳米线101构成PN结，所述PN结将该双极型晶体管与第一衬底1001隔离。
[0147]进一步地,该半导体器件还包括位于娃纳米线101两端的连接所述娃纳米线的连接端子107，其中所述连接端子107为N型掺杂。
[0148]其中，第一外延掺杂层104选自P型掺杂的硅(Si)、锗硅(SiGe)、砷化镓(GaAs)或碳硅(SiC)中的至少一种，第二外延掺杂层106选自N型掺杂的硅(Si)、锗硅(SiGe)、砷化镓(GaAs)或碳娃(SiC)中的至少一种。
[0149]进一步地，该半导体器件还包括层间介电层109以及用于连接所述硅纳米线101、所述第一外延掺杂层104和所述第二外延掺杂层106