碳化硅半导体装置及其制造方法与流程

本公开涉及一种碳化硅半导体装置以及用于制造碳化硅半导体装置的方法。本申请要求基于于2016年8月31日提交的日本专利申请第2016-169624号的优先权，其全部内容通过引用并入本文。

背景技术：

wo2012/017798(专利文献1)公开了一种mosfet(金属氧化物半导体场效应晶体管)，该mosfet在击穿电压保持层的表面中设置有栅极沟槽。

引用列表

专利文献

ptl1：wo2012/017798

技术实现要素：

根据本公开的一个实施例的碳化硅半导体装置包括碳化硅衬底、栅极绝缘膜和源极电极。碳化硅衬底具有第一主表面和与第一主表面相反的第二主表面。栅极沟槽和源极沟槽设置在第一主表面中。栅极沟槽由连续到第一主表面的第一侧表面和连续到第一侧表面的第一底表面限定。源极沟槽由连续到第一主表面的第二侧表面和连续到第二侧表面的第二底表面限定。碳化硅衬底包括：漂移区，该漂移区具有第一导电型；主体区，该主体区设置在漂移区上并且具有不同于第一导电型的第二导电型；源极区，该源极区在主体区上，源极区通过主体区与漂移区分隔开，源极区具有第一导电型；第一区，该第一区在第二底表面与第二主表面之间，第一区具有第二导电型；以及第二区，该第二区与第一区接触，第二区构成第二侧表面的至少一部分和第二底表面，第二区具有第二导电型。栅极绝缘膜在第一侧表面处与漂移区、主体区和源极区接触，并且栅极绝缘膜在第一底表面处与漂移区接触。源极电极在第二侧表面和第二底表面处与第二区接触。

根据本公开的一个实施例的碳化硅半导体装置包括碳化硅衬底、栅极绝缘膜和源极电极。碳化硅衬底具有第一主表面和与第一主表面相反的第二主表面。第一主表面对应于{0001}平面或者相对于{0001}平面偏离小于或等于8°的角度的平面。栅极沟槽和源极沟槽设置在第一主表面中。栅极沟槽由连续到第一主表面的第一侧表面和连续到第一侧表面的第一底表面限定。第一侧表面相对于第一底表面的角度大于或等于50°并且小于或等于65°。源极沟槽由连续到第一主表面的第二侧表面和连续到第二侧表面的第二底表面限定。第二侧表面相对于第二底表面的角度大于或等于50°并且小于或等于65°。碳化硅衬底包括：漂移区，该漂移区具有第一导电型；主体区，该主体区设置在漂移区上并且具有不同于第一导电型的第二导电型；源极区，该源极区在主体区上，源极区通过主体区与漂移区分隔开，源极区具有第一导电型；第一区，该第一区在第二底表面与第二主表面之间，第一区具有第二导电型；以及第二区，该第二区与第一区接触，第二区构成第二侧表面的至少一部分和第二底表面，第二区具有第二导电型。栅极绝缘膜在第一侧表面处与漂移区、主体区和源极区接触，并且栅极绝缘膜在第一底表面处与漂移区接触。源极电极在第二侧表面和第二底表面处与第二区接触。第二区具有第三区和第四区，该第三区与第一区接触，该第四区连续到第三区，第四区与漂移区接触。第二底表面中的第二导电型杂质的浓度高于第三区与第四区之间的边界中的第二导电型杂质的浓度。

根据本公开的一个实施例的用于制造碳化硅半导体装置的方法包括以下步骤。准备碳化硅衬底，该碳化硅衬底具有第一主表面和与第一主表面相反的第二主表面。在第一主表面中形成栅极沟槽和源极沟槽。栅极沟槽由连续到第一主表面的第一侧表面和连续到第一侧表面的第一底表面限定。源极沟槽由连续到第一主表面的第二侧表面和连续到第二侧表面的第二底表面限定。碳化硅衬底包括：漂移区，该漂移区具有第一导电型；主体区，该主体区设置在漂移区上并且具有不同于第一导电型的第二导电型；源极区，该源极区在主体区上，源极区通过主体区与漂移区分隔开，源极区具有第一导电型；以及第一区，该第一区在第二底表面与第二主表面之间，第一区具有第二导电型。通过对第二侧表面和第二底表面执行离子注入来形成第二区，该第二区与第一区接触，第二区构成第二侧表面的至少一部分和第二底表面，第二区具有第二导电型。形成栅极绝缘膜，该栅极绝缘膜在第一侧表面处与漂移区、主体区和源极区接触，栅极绝缘膜在第一底表面处与漂移区接触。形成源极电极，该源极电极在第二侧表面和第二底表面处与第二区接触。

根据本公开的一个实施例的用于制造碳化硅半导体装置的方法包括以下步骤。准备碳化硅衬底，该碳化硅衬底具有第一主表面和与第一主表面相反的第二主表面。通过热蚀刻在第一主表面中同时形成栅极沟槽和源极沟槽。栅极沟槽由连续到第一主表面的第一侧表面和连续到第一侧表面的第一底表面限定。源极沟槽由连续到第一主表面的第二侧表面和连续到第二侧表面的第二底表面限定。碳化硅衬底包括：漂移区，该漂移区具有第一导电型；主体区，该主体区设置在漂移区上并且具有不同于第一导电型的第二导电型；源极区，该源极区在主体区上，源极区通过主体区与漂移区分隔开，源极区具有第一导电型；以及第一区，该第一区在第二底表面与第二主表面之间，第一区具有第二导电型。通过对第二侧表面和第二底表面执行离子注入来形成第二区，该第二区与第一区接触，第二区构成第二侧表面的至少一部分和第二底表面，第二区具有第二导电型。在形成第二区之后对碳化硅衬底执行活化退火。在对碳化硅衬底执行活化退火之后形成栅极绝缘膜，该栅极绝缘膜在第一侧表面处与漂移区、主体区和源极区接触，栅极绝缘膜在第一底表面处与漂移区接触。形成源极电极，该源极电极在第二侧表面和第二底表面处与第二区接触。形成第二区包括：在第一能量和第一剂量的条件下执行离子注入；以及在第二能量和第二剂量的条件下执行离子注入，第二能量高于第一能量，第二剂量低于第一剂量。

附图说明

图1是示出了根据该实施例的碳化硅半导体装置的配置的示意性截面图。

图2示出了在沿着图1的箭头ii的方向上的p型杂质浓度分布。

图3是示出了根据该实施例的碳化硅半导体装置的碳化硅衬底的配置的示意性平面图。

图4示出了第一区1和第二区2在沿着图1的箭头ii的方向上的p型杂质浓度分布的第一修改。

图5示出了第一区1和第二区2在沿着图1的箭头ii的方向上的p型杂质浓度分布的第二修改。

图6是示出了根据该实施例的碳化硅半导体装置的第三修改的碳化硅衬底的配置的示意性平面图。

图7是示出了根据该实施例的碳化硅半导体装置的第四修改的配置的示意性截面图。

图8示出了在沿着图7的箭头viii的方向上的p型杂质浓度分布。

图9是示出了根据该实施例的碳化硅半导体装置的第五修改的碳化硅衬底的配置的示意性截面图。

图10是示意性地示出了根据该实施例的用于制造碳化硅半导体装置的方法的流程图。

图11是示出了根据该实施例的用于制造碳化硅半导体装置的方法的第一步骤的示意性截面图。

图12是示出了根据该实施例的用于制造碳化硅半导体装置的方法的第二步骤的示意性截面图。

图13是示出了根据该实施例的用于制造碳化硅半导体装置的方法的第三步骤的示意性截面图。

图14是示出了根据该实施例的用于制造碳化硅半导体装置的方法的第四步骤的示意性截面图。

图15是示出了根据该实施例的用于制造碳化硅半导体装置的方法的第五步骤的示意性截面图。

图16是示出了根据该实施例的用于制造碳化硅半导体装置的方法的第六步骤的示意性截面图。

图17是示出了根据该实施例的用于制造碳化硅半导体装置的方法的第七步骤的示意性截面图。

图18是示出了根据该实施例的用于制造碳化硅半导体装置的方法的第八步骤的示意性截面图。

图19是示意性地示出了根据该实施例的用于制造碳化硅半导体装置的方法的第一修改的流程图。

图20是示出了根据该实施例的用于制造碳化硅半导体装置的方法的第一修改中的形成源极沟槽的步骤的示意性截面图。

图21是示出了根据该实施例的用于制造碳化硅半导体装置的方法的第一修改中的形成第二区的步骤的示意性截面图。

图22是示出了根据该实施例的用于制造碳化硅半导体装置的方法的第一修改中的形成栅极沟槽的步骤的示意性截面图。

图23是示出了根据该实施例的用于制造碳化硅半导体装置的方法的第二修改中的形成第二区的步骤的第一步骤的示意性截面图。

图24是示出了根据该实施例的用于制造碳化硅半导体装置的方法的第二修改中的形成第二区的步骤的第二步骤的示意性截面图。

图25是示出了根据该实施例的碳化硅半导体装置的第六修改的碳化硅衬底的配置的示意性截面图。

图26是示出了根据该实施例的碳化硅半导体装置的第七修改的碳化硅衬底的配置的示意性截面图。

图27是示出了根据该实施例的碳化硅半导体装置的第八修改的碳化硅衬底的配置的示意性截面图。

图28是示出了根据该实施例的碳化硅半导体装置的第九修改的碳化硅衬底的配置的示意性截面图。

图29是示出了根据该实施例的碳化硅半导体装置的第十修改的碳化硅衬底的配置的示意性截面图。

图30是示出了根据该实施例的碳化硅半导体装置的第十一修改的碳化硅衬底的配置的示意性截面图。

图31是示出了根据该实施例的碳化硅半导体装置的第十二修改的碳化硅衬底的配置的示意性截面图。

图32是示出了根据该实施例的碳化硅半导体装置的第十三修改的碳化硅衬底的配置的示意性截面图。

图33是示出了根据该实施例的碳化硅半导体装置的第十四修改的碳化硅衬底的配置的示意性截面图。

具体实施方式

[本公开要解决的问题]

本公开的目的是提供一种碳化硅半导体装置和用于制造碳化硅半导体装置的方法，通过该碳化硅半导体装置和该方法中的每一个，可以减小接触电阻，同时抑制影响开关特性的反向传输电容增大。

[本公开的有益效果]

根据本公开，可以提供一种碳化硅半导体装置和用于制造碳化硅半导体装置的方法，通过该碳化硅半导体装置和该方法中的每一个，可以减小接触电阻，同时抑制影响开关特性的反向传输电容增大。

[实施例的描述]

(1)根据本公开的一个实施例的碳化硅半导体装置100包括碳化硅衬底、栅极绝缘膜15和源极电极16。碳化硅衬底10具有第一主表面51和与第一主表面51相反的第二主表面52。栅极沟槽30和源极沟槽40设置在第一主表面51中。栅极沟槽30由连续到第一主表面51的第一侧表面31和连续到第一侧表面31的第一底表面32限定。源极沟槽40由连续到第一主表面51的第二侧表面41和连续到第二侧表面41的第二底表面42限定。碳化硅衬底10包括：漂移区12，该漂移区12具有第一导电型；主体区13，该主体区13设置在漂移区12上并且具有不同于第一导电型的第二导电型；源极区14，该源极区14在主体区13上，源极区14通过主体区13与漂移区12分隔开，源极区14具有第一导电型；第一区1，该第一区1在第二底表面42与第二主表面52之间，第一区1具有第二导电型；以及第二区2，该第二区2与第一区1接触，第二区2构成第二侧表面41的至少一部分和第二底表面42，第二区2具有第二导电型。栅极绝缘膜15在第一侧表面31处与漂移区12、主体区13和源极区14接触，并且栅极绝缘膜15在第一底表面32处与漂移区12接触。源极电极16在第二侧表面41和第二底表面42处与第二区2接触。

根据(1)的碳化硅半导体装置100，源极电极16在第二侧表面41和第二底表面42处与第二区2接触。因此，与源极电极16仅在第一主表面51处与第二区2接触的情况相比，可以增大源极电极16与第二区2之间的接触面积。因此，可以减小源极电极16与第二区2之间的接触电阻。而且，第二区2在经由第一区延伸的同时与源极电极16接触。因此，第二区2和源极电极16可以具有相同电势。因此，可以抑制碳化硅半导体装置的反向传输电容增大。进一步地，第二区2用于抑制电场在栅极沟槽30的在第一侧表面31与第一底表面32之间的角部处集中。因此，可以减少对栅极绝缘膜15的损害。

(2)在根据(1)的碳化硅半导体装置100中，第二区2可以构成第一主表面51的一部分。源极电极16可以在第一主表面51处与第二区2接触。

(3)在根据(2)的碳化硅半导体装置100中，第二区2可以具有第三区3和第四区4，第三区3与第一区1接触，第四区4连续到第三区3，第四区4与漂移区12接触。第二底表面42中的第二导电型杂质的浓度可以高于第三区3与第四区4之间的边界17中的第二导电型杂质的浓度。

(4)在根据(2)或(3)的碳化硅半导体装置100中，第一侧表面31相对于第一底表面32的角度θ1可以大于或等于50°并且小于或等于65°。因此，可以提高在主体区13中形成的沟道的迁移率。

(5)在根据(2)至(4)中的任一项的碳化硅半导体装置100中，第二侧表面41相对于第二底表面42的角度θ2可以大于或等于50°并且小于或等于65°。因此，可以在不过度减小单元密度的情况下减小源极电极16与第二区2之间的接触电阻。

(6)在根据(2)至(4)中的任一项的碳化硅半导体装置100中，第二侧表面相对于第二底表面的角度θ2可以大于65°并且小于或等于90°。

(7)在根据(6)的碳化硅半导体装置100中，在垂直于第二主表面52的方向上，第二底表面42可以位于源极区14与漂移区12之间。

(8)在根据(6)的碳化硅半导体装置100中，在垂直于第二主表面52的方向上，第二底表面42可以位于主体区13与第一区1之间。

(9)在根据(2)至(8)中的任一项的碳化硅半导体装置100中，碳化硅衬底10可以进一步包括杂质区18，杂质区18具有第一导电型，杂质区18位于第一底表面32与第二主表面52之间，杂质区18面对第一区1。杂质区18中的第一导电型杂质的浓度可以高于漂移区12中的第一导电型杂质的浓度。

(10)在根据(2)至(4)和(9)中的任一项的碳化硅半导体装置100中，第二侧表面41可以具有连续到第二底表面42的第一侧部43和连续到第一侧部43的第二侧部44。第一侧部43相对于第二底表面42的角度θ2可以小于第二侧部44相对于平行于第二底表面42的平面的角度θ3。

(11)在根据(1)的碳化硅半导体装置100中，源极电极16可以在第二侧表面41处与源极区14接触。第二区2可以与第一主表面51分隔开。

(12)在根据(11)的碳化硅半导体装置100中，第二区2可以具有第三区3和第四区4，第三区3与第一区1接触，第四区4连续到第三区3，第四区4与漂移区12接触。第二底表面42中的第二导电型杂质的浓度可以高于第三区3与第四区4之间的边界17中的第二导电型杂质的浓度。

(13)在根据(11)或(12)的碳化硅半导体装置100中，第一侧表面31相对于第一底表面32的角度θ1可以大于或等于50°并且小于或等于65°。因此，可以提高在主体区13中形成的沟道的迁移率。

(14)在根据(11)至(13)中的任一项的碳化硅半导体装置100中，第二侧表面41相对于第二底表面42的角度θ2可以大于或等于50°并且小于或等于65°。因此，可以在不过度减小单元密度的情况下减小源极电极16与第二区2之间的接触电阻。

(15)在根据(11)至(13)中的任一项的碳化硅半导体装置100中，第二侧表面相对于第二底表面的角度θ2可以大于65°并且小于或等于90°。

(16)在根据(15)的碳化硅半导体装置100中，在垂直于第二主表面52的方向上，第二底表面42可以位于源极区14与漂移区12之间。

(17)在根据(15)的碳化硅半导体装置100中，在垂直于第二主表面52的方向上，第二底表面42可以位于主体区13与第一区1之间。

(18)在根据(11)至(17)中的任一项的碳化硅半导体装置100中，碳化硅衬底10可以进一步包括杂质区18，杂质区18具有第一导电型，杂质区18位于第一底表面32与第二主表面52之间，杂质区18面对第一区1。杂质区18中的第一导电型杂质的浓度可以高于漂移区12中的第一导电型杂质的浓度。

(19)在根据(11)至(13)和(18)中的任一项的碳化硅半导体装置100中，第二侧表面41可以具有连续到第二底表面42的第一侧部43和连续到第一侧部43的第二侧部44。第一侧部43相对于第二底表面42的角度θ2可以小于第二侧部44相对于平行于第二底表面42的平面的角度θ3。

(20)在根据(1)至(19)中的任一项的碳化硅半导体装置100中，第一主表面51可以对应于{0001}平面或者相对于{0001}平面偏离小于或等于8°的角度的平面。

(21)根据本公开的一个实施例的碳化硅半导体装置100包括碳化硅衬底10、栅极绝缘膜15和源极电极16。碳化硅衬底10具有第一主表面51和与第一主表面51相反的第二主表面52。第一主表面51对应于{0001}平面或者相对于{0001}平面偏离小于或等于8°的角度的平面。栅极沟槽30和源极沟槽40设置在第一主表面51中。栅极沟槽30由连续到第一主表面51的第一侧表面31和连续到第一侧表面31的第一底表面32限定。第一侧表面31相对于第一底表面32的角度θ1大于或等于50°并且小于或等于65°。源极沟槽40由连续到第一主表面51的第二侧表面41和连续到第二侧表面41的第二底表面42限定。第二侧表面41相对于第二底表面42的角度θ2大于或等于50°并且小于或等于65°。碳化硅衬底10包括：漂移区12，该漂移区12具有第一导电型；主体区13，该主体区13设置在漂移区12上并且具有不同于第一导电型的第二导电型；源极区14，该源极区14在主体区13上，源极区14通过主体区13与漂移区12分隔开，源极区14具有第一导电型；第一区1，该第一区1在第二底表面42与第二主表面52之间，第一区1具有第二导电型；以及第二区2，该第二区2与第一区1接触，第二区2构成第二侧表面41的至少一部分和第二底表面42，第二区2具有第二导电型。栅极绝缘膜15在第一侧表面31处与漂移区12、主体区13和源极区14接触，并且栅极绝缘膜15在第一底表面32处与漂移区12接触。源极电极16在第二侧表面41和第二底表面42处与第二区2接触。第二区2具有第三区3和第四区4，第三区3与第一区1接触，第四区4连续到第三区3，第四区4与漂移区12接触。第二底表面42中的第二导电型杂质的浓度高于第三区3与第四区4之间的边界17中的第二导电型杂质的浓度。

(22)根据本公开的一个实施例的用于制造碳化硅半导体装置100的方法包括以下步骤。准备碳化硅衬底10，该碳化硅衬底10具有第一主表面51和与第一主表面51相反的第二主表面52。在第一主表面51中形成栅极沟槽30和源极沟槽40。栅极沟槽30由连续到第一主表面51的第一侧表面31和连续到第一侧表面31的第一底表面32限定。源极沟槽40由连续到第一主表面51的第二侧表面41和连续到第二侧表面41的第二底表面42限定。碳化硅衬底10包括：漂移区12，该漂移区12具有第一导电型；主体区13，该主体区13设置在漂移区12上并且具有不同于第一导电型的第二导电型；源极区14，该源极区14在主体区13上，源极区14通过主体区13与漂移区12分隔开，源极区14具有第一导电型；以及第一区1，该第一区1在第二底表面42与第二主表面52之间，第一区1具有第二导电型。通过对第二侧表面41和第二底表面42执行离子注入来形成第二区2，该第二区2与第一区1接触，第二区2构成第二侧表面41的至少一部分和第二底表面42，第二区2具有第二导电型。形成栅极绝缘膜15，该栅极绝缘膜15在第一侧表面31处与漂移区12、主体区13和源极区14接触，栅极绝缘膜15在第一底表面32处与漂移区12接触。形成源极电极16，该源极电极16在第二侧表面41和第二底表面42处与第二区2接触。

根据(14)的用于制造碳化硅半导体装置100的方法，源极电极16在第二侧表面41和第二底表面42处与第二区2接触。因此，与源极电极16仅在第一主表面51处与第二区2接触的情况相比，可以增大源极电极16与第二区2之间的接触面积。因此，可以减小源极电极16与第二区2之间的接触电阻。而且，第二区2在经由第一区1延伸的同时与源极电极16接触。因此，第二区2和源极电极16可以具有相同电势。因此，可以抑制碳化硅半导体装置的反向传输电容增大。进一步地，第二区2用于抑制电场在栅极沟槽30的在第一侧表面31与第一底表面32之间的角部处集中。因此，可以减少对栅极绝缘膜15的损害。

(23)在根据(22)的用于制造碳化硅半导体装置100的方法中，可以同时形成栅极沟槽30和源极沟槽40。因此，与分别形成栅极沟槽30和源极沟槽4的情况相比，可以缩短碳化硅半导体装置100的制造过程。

(24)在根据(22)或(23)的用于制造碳化硅半导体装置100的方法中，可以通过热蚀刻形成栅极沟槽30和源极沟槽40。

(25)根据(22)至(24)中的任一项的用于制造碳化硅半导体装置100的方法可以进一步包括在形成第二区2之后以及在形成栅极绝缘膜15之前对碳化硅衬底10执行活化退火。即，在活化退火之后形成栅极绝缘膜15。因此，可以通过活化退火来抑制栅极绝缘膜15变粗糙。因此，可以提高在栅极沟槽30中形成的栅极绝缘膜15的可靠性。

(26)在根据(22)至(25)中的任一项的用于制造碳化硅半导体装置100的方法中，形成第二区2可以包括：在第一能量和第一剂量的条件下执行离子注入；以及使用高于第一能量的第二能量执行离子注入。通过在低于第一剂量的第二剂量的条件下执行离子注入，可以缩短形成第二区的下部所需的时间，该第二区的下部对减小接触电阻几乎没有帮助。

(27)根据本公开的一个实施例的用于制造碳化硅半导体装置100的方法包括以下步骤。准备碳化硅衬底10，该碳化硅衬底10具有第一主表面51和与第一主表面51相反的第二主表面52。通过热蚀刻在第一主表面51中同时形成栅极沟槽30和源极沟槽40。栅极沟槽30由连续到第一主表面51的第一侧表面31和连续到第一侧表面31的第一底表面32限定。源极沟槽40由连续到第一主表面51的第二侧表面41和连续到第二侧表面41的第二底表面42限定。碳化硅衬底10包括：漂移区12，该漂移区12具有第一导电型；主体区13，该主体区13设置在漂移区12上并且具有不同于第一导电型的第二导电型；源极区14，该源极区14在主体区13上，源极区14通过主体区13与漂移区12分隔开，源极区14具有第一导电型；以及第一区1，该第一区1在第二底表面42与第二主表面52之间，第一区1具有第二导电型。通过对第二侧表面41和第二底表面42执行离子注入来形成第二区2，该第二区2与第一区1接触，第二区2构成第二侧表面41的至少一部分和第二底表面42，第二区2具有第二导电型。在形成第二区2之后对碳化硅衬底10执行活化退火。在对碳化硅衬底10执行活化退火之后形成栅极绝缘膜15，该栅极绝缘膜15在第一侧表面31处与漂移区12、主体区13和源极区14接触，栅极绝缘膜15在第一底表面32处与漂移区12接触。形成源极电极16，该源极电极16在第二侧表面41和第二底表面42处与第二区2接触。形成第二区2包括：在第一能量和第一剂量的条件下执行离子注入；以及在第二能量和第二剂量的条件下执行离子注入，第二能量高于第一能量，第二剂量低于第一剂量。

[本公开的实施例的细节]

以下基于附图描述了本公开的实施例(在下文中，称为“该实施例”)的细节。应该注意的是，在下述附图中，相同或对应的部分被赋予相同的附图标记并且不再重复描述。

首先，以下描述了根据该实施例的充当示例性碳化硅半导体装置的mosfet的配置。

如图1所示，根据该实施例的mosfet100主要具有碳化硅衬底10、栅极绝缘膜15、栅极电极27、层间绝缘膜22、源极电极16、源极互连19和漏极电极20。碳化硅衬底10包括碳化硅单晶衬底11和设置在碳化硅单晶衬底11上的碳化硅外延层24。碳化硅衬底10具有第一主表面51和与第一主表面51相反的第二主表面52。碳化硅外延层24构成第一主表面51。碳化硅单晶衬底11构成第二主表面52。

例如，第一主表面51对应于{0001}平面或者相对于{0001}平面偏离小于或等于8°的角度的平面。例如，第一主表面51可以对应于(000-1)平面或(0001)平面，可以对应于相对于(000-1)平面偏离大于或等于2°并且小于或等于8°的角度的平面，或者可以对应于相对于(0001)平面偏离大于或等于2°并且小于或等于8°的角度的平面。例如，第一主表面51的最大直径大于或等于100mm，并且优选地大于或等于150mm。例如，碳化硅单晶衬底11和碳化硅外延层24中的每一个都是多型体4h的六角碳化硅。例如，碳化硅单晶衬底11包括诸如氮等n型杂质并且具有n型导电性。

栅极沟槽30和源极沟槽40设置在第一主表面51中。栅极沟槽30由连续到第一主表面51的第一侧表面31和连续到第一侧表面31的第一底表面32限定。源极沟槽40由连续到第一主表面51的第二侧表面41和连续到第二侧表面41的第二底表面42限定。碳化硅外延层24主要包括漂移区12、主体区13、源极区14、第一区1和第二区2。

例如，漂移区12包括诸如氮等n型杂质(第一导电型杂质)并且具有n型导电性(第一导电型)。例如，漂移区12的n型杂质的浓度是大约7×10¹⁵cm^-3。碳化硅单晶衬底11的n型杂质的浓度可以高于漂移区12的n型杂质的浓度。

主体区13位于漂移区12上。例如，主体区13包括诸如铝等p型杂质(第二导电型杂质)并且具有p型导电性(第二导电型)。主体区13的p型杂质的浓度可以低于漂移区12的n型杂质的浓度。可以在主体区13的面对栅极绝缘膜15的区处形成沟道。

源极区14位于主体区13上。源极区14的底表面与主体区13的顶表面接触。源极区14通过主体区13与漂移区12分隔开。例如，源极区14包括诸如氮或磷等n型杂质，并且具有n型导电性。源极区14构成碳化硅衬底10的第一主表面51的一部分。源极区14的n型杂质的浓度可以高于漂移区12的n型杂质的浓度。

第一区1位于源极沟槽40的第二底表面42与第二主表面52之间。例如，第一区1包括诸如铝等p型杂质，并且具有p型导电性。例如，第一区1面对第二侧表面41和第二底表面42。例如，第一区1沿着源极沟槽40的延伸方向延伸。

第二区2与第一区1、漂移区12、主体区13和源极区14接触。例如，第二区2包括诸如铝等p型杂质，并且具有p型导电性。例如，第二区2的p型杂质的浓度大于或等于1×10¹⁹cm^-3并且小于或等于2×10²⁰cm^-3。第二区2将第一区1连接至源极电极16。当第一区1处于浮动状态时，来自漏极电极20的电力线进入栅极电极27以在栅极电极27与漏极电极20之间形成电容(反向传输电容)。根据本公开的实施例，在第一区1接地时，第一区1具有源极电势。因此，来自漏极电极20的电力线进入源极电极16。在这种情况下，在漏极电极20与源极电极16之间形成电容；然而，该电容并不影响开关特性。例如，第一区2构成第二侧表面41和第二底表面42。第二区2可以构成第一主表面51的一部分。将第二区2设置为通过源极区14和主体区13延伸至第一区1。例如，第二区2沿着源极沟槽40的延伸方向延伸。

第二区2具有第三区3和第四区4。第三区3是被形成以与第一区1重叠的区。因此，第三区3中的p型杂质的浓度可以高于第四区4中的p型杂质的浓度。第三区3被第一区1包围。第四区4连续到第三区3。第四区4与漂移区12接触。

例如，上述杂质区中的p型和n型杂质的浓度可以由sims(二次离子质谱)测量。

如图1所示，在截面图(在平行于第二主表面52的方向上看到的视野)中，第一侧表面31可以相对于第一底表面32倾斜，使得当栅极沟槽30从第一主表面51向第二主表面52延伸时，栅极沟槽30的宽度以锥形形式变窄。例如，第一侧表面31相对于第一底表面32的角度θ1大于或等于50°并且小于或等于65°。例如，第一侧表面31可以对应于相对于{0001}平面倾斜大于或等于50°并且小于或等于65°的平面。可替代地，第一侧表面31可以大致垂直于第一主表面51。第一底表面32可以大致平行于第一主表面51。

栅极绝缘膜15设置在栅极沟槽30中。栅极绝缘膜15在第一侧表面31处与漂移区12、主体区13和源极区14接触，并且在第一底表面32处与漂移区12接触。例如，栅极绝缘膜15是热氧化膜。栅极绝缘膜15可以在第一主表面51处与源极区14接触。例如，栅极绝缘膜15由包括二氧化硅的材料组成。栅极绝缘膜15与第一底表面32接触的部分的厚度可以大于栅极绝缘膜15与第一侧表面31接触的部分的厚度。

栅极电极27设置在栅极沟槽30中的栅极绝缘膜15上。例如，栅极电极27由包括杂质的多晶硅组成。例如，将栅极电极27设置为面对第一主表面51、第一侧表面31和第一底表面32。

源极电极16设置在源极沟槽40中。源极电极16与第二侧表面41和第二底表面42中的每一个接触，并且与第一主表面51的一部分接触。换言之，源极电极16在第二侧表面41、第二底表面42和第一主表面51处与第二区2接触。源极电极16在第一主表面51处与源极区14接触。例如，源极电极16由包括tialsi的材料组成。源极电极16可以由包括nisi的材料组成。优选地，源极电极16与源极区14和第二区2欧姆接合。源极电极16与第二区2之间的接触面积可以大于源极电极16与源极区14之间的接触面积。

如图1所示，在截面图中，第二侧表面41可以相对于第二底表面42倾斜，使得当栅极沟槽30从第一主表面51向第二主表面52延伸时，源极沟槽40的宽度以锥形形式变窄。例如，第二侧表面41相对于第二底表面42的角度θ2大于或等于50°并且小于或等于65°。例如，第二侧表面41可以对应于相对于{0001}平面倾斜大于或等于50°并且小于或等于65°的平面。可替代地，第二侧表面41可以大致垂直于第一主表面51。第二底表面42可以大致平行于第一主表面51。

源极互连19在源极沟槽40中与源极电极16接触。例如，源极互连19由包括铝的材料组成。源极互连19面对第二侧表面41和第二底表面42。源极互连19覆盖层间绝缘膜22。

将层间绝缘膜22设置为与栅极电极27、栅极绝缘膜15和源极互连19接触。例如，层间绝缘膜22由包括二氧化硅的材料组成。层间绝缘膜22在栅极电极27与源极电极16之间电绝缘。漏极电极20在第二主表面52处与碳化硅单晶衬底11接触，并且电连接至漂移区12。例如，漏极电极20由包括nisi或tialsi的材料组成。

图2示出了第一区1和第二区2中的每一个在沿着图1的箭头ii的方向上的p型杂质浓度分布。在图2中，长短交替的虚线表示形成第一区1的步骤中的p型杂质浓度曲线，而实线表示形成第二区2的步骤中的p型杂质浓度曲线。如图2所示，第二区2包括：第三区3，该第三区3与第一区1重叠；以及第四区4，该第四区4在第三区3与第二底表面42之间。在从第二底表面42(深度为0μm的位置)到深度为大约0.6μm的范围内，第四区4的p型杂质长度大致恒定。在从深度大约为0.6μm到深度大约为1μm的范围内，第四区4的p型杂质浓度在从第二底表面42朝向第二主表面52的方向上单调递减。例如，通过五阶段离子注入来形成第四区4。例如，第四区4的在第二底表面42中的p型杂质的浓度a2大于或等于1×10¹⁹cm^-3并且小于或等于2×10²⁰cm^-3。例如，第一区1的p型杂质的最大浓度a1大于或等于1×10¹⁷cm^-3并且小于1×10¹⁹cm^-3。第四区4的p型杂质的最大浓度高于第一区1的p型杂质的最大浓度。在垂直于第二主表面52的方向上，第二底表面42与第四区4和第三区3之间的边界17(参见图1)之间的距离是大约1.0μm。例如，第四区4与第三区3之间的边界17的p型杂质的浓度大于或等于1×10¹⁷cm^-3并且小于或等于1×10¹⁸cm^-3。

如图3所示，在平面图(在垂直于第二主表面52的方向上看到的视野)中，例如，源极沟槽40具有六角形状。栅极沟槽30设置在两个邻近的源极沟槽40之间。第一主表面51将源极沟槽40的第二侧表面41连接至栅极沟槽30的第一侧表面31。例如，栅极沟槽30具有蜂窝形状。栅极沟槽30可以包围源极沟槽40。在图3中，由阴影线指示的每个区是第二区2。如图3所示，在平面图中，例如，第二区2具有六角形状。将第二区2设置为包围源极沟槽40。将栅极沟槽30设置为包围第二区2。

(碳化硅半导体装置的第一修改)

接下来，以下描述了mosfet100的第一修改的配置。图4示出了第一区1和第二区2中的每一个在沿着图1的箭头ii的方向上的p型杂质浓度分布的第一修改。如图4所示，在从第二底表面42(深度为0μm的位置)到深度大约为0.8μm的范围内，在从第二底表面42朝向第二主表面52的方向上，第四区4的p型杂质浓度逐渐减小，同时交替表现出最大值和最小值。在从深度大约为0.8μm到深度大约为0.92μm的范围内，第四区4的p型杂质浓度在从第二底表面42朝向第二主表面52的方向上单调递减。例如，通过四阶段离子注入来形成第四区4。在垂直于第二主表面52的方向上，第二底表面42与第四区4和第三区3之间的边界17(参见图1)之间的距离是大约0.92μm。例如，第四区4与第三区3之间的边界17的p型杂质的浓度大于或等于1×10¹⁷cm^-3并且小于或等于1×10¹⁸cm^-3。

(碳化硅半导体装置的第二修改)

接下来，以下描述了mosfet100的第二修改的配置。图5示出了第一区1和第二区2中的每一个在沿着图1的箭头ii的方向上的p型杂质浓度分布的第二修改。如图5所示，在从第二底表面42(深度为0μm的位置)到深度大约为0.05μm的范围内，第四区4的p型杂质浓度在从第二底表面42朝向第二主表面52的方向上单调递减。例如，通过一阶段离子注入来形成第四区4。在垂直于第二主表面52的方向上，第二底表面42与第四区4和第三区3之间的边界17(参见图1)之间的距离是大约0.05μm。例如，第四区4与第三区3之间的边界17的p型杂质的浓度大于或等于1×10¹⁸cm^-3并且小于或等于1×10¹⁹cm^-3。当第一区1与第二底表面42之间的距离较短(例如，大约0.1μm)时，可以通过一阶段离子注入来形成第二区2。

(碳化硅半导体装置的第三修改)

接下来，以下描述了mosfet100的第三修改的配置。如图6所示，在平面图中，源极沟槽40和栅极沟槽30中的每一个的形状可以是条纹状。栅极沟槽30可以在平行于源极沟槽40的延伸方向的方向(图6中的向上/向下方向)上延伸。栅极沟槽30和源极沟槽40可以沿着垂直于源极沟槽40的延伸方向的方向(图6中的水平方向)交替设置。在图6中，由阴影线指示的区是第二区2。如图6所示，在平面图中，例如，第二区2的形状是条纹状。第二区2沿着源极沟槽40的延伸方向设置。

(碳化硅半导体装置的第四修改)

接下来，以下描述了mosfet100的第四修改的配置。如图7所示，第二区2可以包括：第三区3，该第三区3与第一区1接触；以及第四区4，该第四区4连续到第三区3并且与漂移区12接触。第四区4包括：第五区5，该第五区5与漂移区12和第三区接触；以及第六区6，该第六区6插入到第五区5与源极沟槽40之间。第六区6在第一主表面51、第二侧表面41和第二底表面42处与源极电极16接触。

图8示出了第一区1和第二区2中的每一个在沿着图7的箭头vi的方向上的p型杂质浓度分布。在图8中，长短交替的虚线表示形成第一区1的步骤中的p型杂质浓度曲线，而实线表示形成第二区2的步骤中的p型杂质浓度曲线。如图8所示，第二区2具有第三区3和第四区4。第四区4具有第五区5和第六区6。如图8所示，第四区4的p型杂质浓度可以在与第二底表面42相隔大约0.15μm的位置处表现出最小值，并且可以在与第二底表面42相隔大约0.45μm的位置处表现出最大值。例如，通过二阶段离子注入来形成第四区4。在垂直于第二主表面52的方向上，第二底表面42与第四区4和第三区3之间的边界17(参见图7)之间的距离是大约0.7μm。例如，第四区4与第三区3之间的边界17的p型杂质的浓度大于或等于1×10¹⁷cm^-3并且小于或等于1×10¹⁸cm^-3。

在第四区4中，第五区5相对于表现出p型杂质浓度的最小值的位置位于第二主表面52侧，并且第六区6相对于表现出p型杂质浓度的最小值的位置位于第二底表面42侧。第五区5的p型杂质的最大浓度a3低于第六区6的p型杂质的最大浓度a2。例如，第五区5的p型杂质的最大浓度a3大于或等于1×10¹⁷cm^-3并且小于2×10¹⁹cm^-3。例如，第六区6的p型杂质的最大浓度a2大于或等于1×10¹⁹cm^-3并且小于或等于2×10²⁰cm^-3。第三区3与第一区1重叠。如图8所示，第二底表面42中的p型杂质的浓度a2高于第三区3与第四区4之间的边界17中的p型杂质的浓度。

(碳化硅半导体装置的第五修改)

接下来，以下描述了mosfet100的第五修改的配置。如图9所示，碳化硅衬底10可以进一步包括第九区9。第九区9位于栅极沟槽30的第一底表面32与第二主表面52之间。例如，第九区9包括诸如铝等p型杂质，并且具有p型导电性。第九区9的p型杂质的最大浓度与第一区1的p型杂质的最大浓度大致相同。第九区9可以与第一区1同时形成。第九区9的上表面与第一底表面32之间的距离和第一区1的上表面与第二底表面42之间的距离大致相同。

例如，第九区9面对第一底表面32。例如，第九区9沿着栅极沟槽30的延伸方向延伸。第九区9电连接至第一区1。第九区9与第一底表面32分隔开。漂移区12位于第九区9与第一底表面32之间。第九区9用于减少通过栅极沟槽30的第一侧表面31和第一底表面32形成的角部处的电场集中。

(碳化硅半导体装置的第六修改)

接下来，以下描述了mosfet100的第六修改的配置。如图25所示，第二区2可以与第一主表面51分隔开。换言之，第二区2不构成第一主表面51。第二区2与主体区13接触，并且与源极区14分隔开。源极区14、主体区13和第二区2在第二侧表面41处与源极电极16接触。第二侧表面41由源极区14、主体区13和第二区2构成。在平行于第二主表面52的方向上，第二区2的宽度可以小于源极沟槽40的开口的宽度。第二区2与主体区13之间的边界可以相对于源极区14与主体区13之间的在垂直于第二主表面52的方向上的边界位于第二主表面52侧。因此，可以减小源极区14和第二区2中的每一个与源极电极16之间的接触电阻。

(碳化硅半导体装置的第七修改)

接下来，以下描述了mosfet100的第七修改的配置。如图26所示，碳化硅衬底10可以具有杂质区18。杂质区18是jfet(结型场效应晶体管)区。例如，杂质区18包括诸如氮等n型杂质(第一导电型杂质)，并且具有n型导电性(第一导电型)。杂质区18位于第一底表面32与第二主表面52之间。杂质区18面对第一区1。在截面图中，杂质区18位于一对第一区1之间。杂质区18可以与第一区1接触。在截面图中，杂质区18可以插入到一对第一区1之间。

杂质区18中的第一导电型杂质的浓度高于漂移区12中的第一导电型杂质的浓度。例如，杂质区18中的n型杂质的浓度大于或等于1×10¹⁵cm^-3并且小于或等于5×10¹⁷cm^-3。杂质区18的厚度与第一区的厚度大致相同。杂质区18可以面对第一底表面32和第一侧表面31。在平行于第二主表面52的方向上，杂质区18的宽度可以大于第一底表面32的宽度。因此，可以抑制第一区1的阻塞电阻。因此，可以减小导通电阻。

(碳化硅半导体装置的第八修改)

接下来，以下描述了mosfet100的第八修改的配置。如图27所示，源极沟槽40的第二侧表面41可以大致垂直于第一主表面51延伸。例如，第二侧表面41相对于第二底表面42的角度θ2大于65°并且小于或等于90°。角度θ2可以大于或等于70°或者大于或等于80°。第二区2包括第三区3和第四区4。第四区4具有第七区7和第八区8。第八区8连续到第三区3。第七区7相对于第八区8与第三区3相反。第八区8插入到第七区7与第三区3之间。在垂直于第二主表面52的方向上，第七区7与第八区8之间的边界可以位于主体区13与第一区1之间。

在平行于第二主表面52的方向上，第七区7的宽度可以大于第八区8的宽度。第八区8的宽度可以与第三区3的宽度大致相同。第七区7的宽度可以大于第三区3的宽度。第七区7的宽度可以大于第二底表面42的宽度。在垂直于第二主表面52的方向上，第二底表面42可以位于源极区14与漂移区12之间。换言之，在垂直于第二主表面52的方向上，第二底表面42可以位于源极区14和主体区13之间的边界与主体区13和漂移区12之间的边界之间。包括第二底表面42的平面可以穿过主体区13。在平行于第二主表面52的方向上，源极沟槽40的开口的宽度小于栅极沟槽30的开口的宽度。因此，可以减小单元间距。而且，由于将源极沟槽40的第二底表面42设置为穿过主体区13，所以源极沟槽40的第二底表面42被主体区13包围。因此，可以经由漂移区12抑制源极电极16与漏极电极20短路。

(碳化硅半导体装置的第九修改)

接下来，以下描述了mosfet100的第九修改的配置。如图28所示，源极沟槽40的深度可以与栅极沟槽30的深度大致相同。源极沟槽40的第二侧表面41可以大致垂直于第一主表面51延伸。在垂直于第二主表面52的方向上，第二底表面42可以位于主体区13与第一区1之间。换言之，在垂直于第二主表面52的方向上，第二底表面42可以位于主体区13和漂移区12之间的边界与第四区4和第三区3之间的边界之间。包括第二底表面42的平面可以穿过漂移区12。在平行于第二主表面52的方向上，源极沟槽40的开口的宽度小于栅极沟槽30的开口的宽度。因此，可以减小单元间距。

(碳化硅半导体装置的第十修改)

接下来，以下描述了mosfet100的第十修改的配置。如图29所示，源极沟槽40可以由被折叠以具有两个或多个侧部的沟槽构成。具体地，第二侧表面41包括第一侧部43和第二侧部44。第一侧部43连续到第二底表面42。第二侧部44连续到第一侧部43。第一侧部43相对于第二底表面42的角度θ2可以小于第二侧部44相对于平行于第二底表面42的平面的角度θ3。例如，第一侧部43相对于第二底表面42的角度θ2大于或等于50°并且小于或等于65°。例如，角度θ3大于65°，并且小于或等于90°。角度θ3可以大于或等于70°或者大于或等于80°。在平行于第二主表面52的方向上，源极沟槽40的开口的宽度小于栅极沟槽30的开口的宽度。因此，可以减小单元间距。

第二侧部44可以连续到第一主表面51。第二侧部44可以大致垂直于第一主表面51延伸。源极区14和主体区13在第二侧部44处与源极电极16接触。第二侧部44由源极区14和主体区13构成。第二区2在第一侧部43和第二底表面42处与源极电极16接触。第一侧部43和第二底表面42由第二区2构成。第二区2与第一主表面51分隔开。第二区2与主体区13接触，并且与源极区14分隔开。因此，可以减小源极区14和第二区2中的每一个与源极电极16之间的接触电阻。

碳化硅衬底10可以具有杂质区18。杂质区18是jfet区。例如，杂质区18包括诸如氮等n型杂质(第一导电型杂质)，并且具有n型导电性(第一导电型)。杂质区18位于第一底表面32与第二主表面52之间。如图29所示，在截面图中，杂质区18位于一对第一区1之间。杂质区18中的第一导电型杂质的浓度高于漂移区12中的第一导电型杂质的浓度。例如，杂质区18中的n型杂质的浓度大于或等于1×10¹⁵cm^-3并且小于或等于5×10¹⁷cm^-3。杂质区18的厚度与第一区的厚度大致相同。杂质区18可以面对第一底表面32和第一侧表面31。在平行于第二主表面52的方向上，杂质区18的宽度可以大于第一底表面32的宽度。因此，可以抑制第一区1的阻塞电阻。因此，可以减小导通电阻。

(碳化硅半导体装置的第十一修改)

接下来，以下描述了mosfet100的第十一修改的配置。如图30所示，碳化硅衬底10可以具有杂质区18。杂质区18是jfet区。例如，杂质区18包括诸如氮等n型杂质(第一导电型杂质)，并且具有n型导电性(第一导电型)。杂质区18位于第一底表面32与第二主表面52之间。杂质区18面对第一区1。在截面图中，杂质区18位于一对第一区1之间。杂质区18可以与第一区1接触。在截面图中，杂质区18可以插入到一对第一区1之间。第二区2可以构成第一主表面51的一部分。

杂质区18中的第一导电型杂质的浓度高于漂移区12中的第一导电型杂质的浓度。例如，杂质区18中的n型杂质的浓度大于或等于1×10¹⁵cm^-3并且小于或等于5×10¹⁷cm^-3。杂质区18的厚度与第一区的厚度大致相同。杂质区18可以面对第一底表面32和第一侧表面31。在平行于第二主表面52的方向上，杂质区18的宽度可以大于第一底表面32的宽度。因此，可以抑制第一区1的阻塞电阻。因此，可以减小导通电阻。

(碳化硅半导体装置的第十二修改)

接下来，以下描述了mosfet100的第十二修改的配置。如图31所示，源极沟槽40可以由被折叠以具有两个或多个侧部的沟槽构成。具体地，第二侧表面41包括第一侧部43和第二侧部44。第一侧部43连续到第二底表面42。第二侧部44连续到第一侧部43。第一侧部43相对于第二底表面42的角度θ2可以小于第二侧部44相对于平行于第二底表面42的平面的角度θ3。例如，第一侧部43相对于第二底表面42的角度θ2大于或等于50°并且小于或等于65°。例如，角度θ3大于65°并且小于或等于90°。角度θ3可以大于或等于70°或者大于或等于80°。在平行于第二主表面52的方向上，源极沟槽40的开口的宽度小于栅极沟槽30的开口的宽度。因此，可以减小单元间距。

第二侧部44可以连续到第一主表面51。第二侧部44可以大致垂直于第一主表面51延伸。第二区2在第一侧部43、第二侧部44和第二底表面42处与源极电极16接触。第一侧部43、第二侧部44和第二底表面42由第二区2构成。第二区2构成第一主表面51的一部分。第二区2与主体区13和源极区14接触。因此，可以减小第二区2与源极电极16之间的接触电阻。

(碳化硅半导体装置的第十三修改)

接下来，以下描述了mosfet100的第十三修改的配置。如图32所示，源极沟槽40的第二侧表面41可以大致垂直于第一主表面51延伸。例如，第二侧表面41相对于第二底表面42的角度θ2大于65°并且小于或等于90°。角度θ2可以大于或等于70°或者大于或等于80°。第二区2包括第三区3和第四区4。第四区4具有第七区7和第八区8。第八区8连续到第三区3。第七区7相对于第八区8与第三区3相反。第八区8插入到第七区7与第三区3之间。在垂直于第二主表面52的方向上，第七区7与第八区8之间的边界可以位于主体区13与第一区1之间。第二区2可以与第一主表面51分隔开。源极电极16可以在第二侧表面41处与源极区14接触。

在平行于第二主表面52的方向上，第七区7的宽度可以大于第八区8的宽度。第八区8的宽度可以与第三区3的宽度大致相同。第七区7的宽度可以大于第三区3的宽度。第七区7的宽度可以大于第二底表面42的宽度。在垂直于第二主表面52的方向上，第二底表面42可以位于源极区14与漂移区12之间。换言之，在垂直于第二主表面52的方向上，第二底表面42可以位于源极区14和主体区13之间的边界与主体区13和漂移区12之间的边界之间。包括第二底表面42的平面可以穿过主体区13。在平行于第二主表面52的方向上，源极沟槽40的开口的宽度小于栅极沟槽30的开口的宽度。因此，可以减小单元间距。而且，由于将源极沟槽40的第二底表面42设置为穿过主体区13，所以源极沟槽40的第二底表面42被主体区13包围。因此，可以经由漂移区12抑制源极电极16与漏极电极20短路。

(碳化硅半导体装置的第十四修改)

接下来，以下描述了mosfet100的第十四修改的配置。如图33所示，源极沟槽40的深度可以与栅极沟槽30的深度大致相同。源极沟槽40的第二侧表面41可以大致垂直于第一主表面51延伸。在垂直于第二主表面52的方向上，第二底表面42可以位于主体区13与第一区1之间。换言之，在垂直于第二主表面52的方向上，第二底表面42可以位于主体区13和漂移区12之间的边界与第四区4和第三区3之间的边界之间。包括第二底表面42的平面可以穿过漂移区12。第二区2可以与第一主表面51分隔开。源极电极16可以在第二侧表面41处与源极区14接触。在平行于第二主表面52的方向上，源极沟槽40的开口的宽度小于栅极沟槽30的开口的宽度。因此，可以减小单元间距。

接下来，以下描述了根据该实施例的用于制造mosfet100的方法。

首先，执行准备碳化硅衬底的步骤(s10：图10)。例如，使用升华法来准备碳化硅单晶衬底11。例如，碳化硅单晶衬底11的多型体是4h。例如，碳化硅单晶衬底的最大直径大于或等于100mm，并且优选地大于或等于150mm。接下来，在碳化硅单晶衬底11上形成碳化硅外延层24。具体地，使用cvd(化学气相沉积)法来在碳化硅单晶衬底11上形成漂移区12(参见图11)，其中：例如，将硅烷(sih4)和丙烷(c3h8)的混合气体用作源材料气体；例如，将氢气(h2)用作载气；并且将氨气(nh3)用作掺杂气体。例如，漂移区12的厚度是9μm。例如，包括在漂移区12中的氮原子的浓度是大约7×10¹⁵cm^-3。

接下来，在漂移区12的表面53上形成掩膜层(未示出)。掩膜层设置有开口，该开口位于要形成第一区1的区上方。使用掩膜层，将诸如铝等p型杂质的离子注入到漂移区12的表面53中。因此，在漂移区12中，形成构成表面53的一部分的第一区1(参见图12)。例如，第一区1的厚度大于或等于0.1μm并且小于或等于1.2μm。第一区1中的p型杂质的最大浓度大于或等于1×10¹⁶cm^-3并且小于1×10¹⁹cm^-3。接下来，从表面53去除掩膜层。接下来，通过cvd法在漂移区12和第一区1上形成n型区，其中：例如，将硅烷和丙烷的混合气体用作源材料气体；例如，将氢气用作载气；并且将氨气用作掺杂气体。

接下来，执行离子注入步骤。将诸如铝等p型杂质的离子注入到n型区中。因此，形成具有p型导电性的主体区13。将主体区13形成为与第一区1分隔开。接下来，将诸如磷等n型杂质的离子注入到主体区13中。因此，形成具有n型导电性的源极区14(参见图13)。例如，源极区14的厚度是0.4μm。源极区14构成第一主表面51。包括在源极区14中的n型杂质的浓度高于包括在主体区13中的p型杂质的浓度。

接下来，执行形成栅极沟槽和源极沟槽的步骤(s20：图10)。例如，在由源极区14构成的第一主表面51上形成设置有开口的掩膜60，该开口位于要形成栅极沟槽30(图1)和源极沟槽40(图1)的位置上方。使用掩膜60，执行蚀刻以去除源极区14、主体区13和漂移区12的一部分。示例性的可用蚀刻法是反应离子蚀刻，具体地，电感耦合等离子体反应离子蚀刻。具体地，例如，可以使用电感耦合等离子体反应离子蚀刻，其中，将sf6或sf6和o2的混合气体用作反应气体。通过蚀刻，在要形成栅极沟槽30和源极沟槽40的区中形成凹部。该凹部包括：侧部，该侧部大致垂直于第一主表面51；以及底部，该底部设置为连续到侧部并且大致垂直于第一主表面51。

接下来，在凹部中执行热蚀刻。例如，在第一主表面51上形成掩膜60的状态下，可以通过在包括具有至少一种或多种卤素原子的反应气体的气氛中执行加热来执行热蚀刻。至少一种或多种卤素原子包括氯(cl)原子和氟(f)原子中的至少一种。例如，气氛包括cl2、bcl3、sf6或cf4。例如，在例如大于或等于700℃并且小于或等于1000℃的热处理温度下使用氯气和氧气的混合气体作为反应气体来执行热蚀刻。应该注意的是，除了氯气和氧气之外，反应气体可以包含载气。示例性的可用载气是氮气、氩气、氦气等。

通过热蚀刻，在第一主表面51中形成栅极沟槽30和源极沟槽40(参见图14)。优选地，同时形成栅极沟槽30和源极沟槽40。栅极沟槽30由连续到第一主表面51的第一侧表面31和连续到第一侧表面31的第一底表面32限定。第一侧表面31由源极区14、主体区13和漂移区12构成。第一底表面32由漂移区12构成。例如，第一侧表面31相对于第一底表面32的角度θ1是54.7°。同样地，源极沟槽40由连续到第一主表面51的第二侧表面41和连续到第二侧表面41的第二底表面42限定。第二侧表面41由源极区14、主体区13和漂移区12构成。第二底表面42由漂移区12构成。例如，第二侧表面41相对于第二底表面42的角度θ2是54.7°。接下来，从第一主表面51去除掩膜60(参见图15)。

通过上述方式，准备图15所示的碳化硅衬底10。碳化硅衬底10包括：漂移区12，该漂移区12具有n型；主体区13，该主体区13设置在漂移区12上并且具有不同于n型的p型；源极区14，该源极区14在主体区13上，源极区14通过主体区13与漂移区12分隔开，源极区14具有n型；以及第一区1，该第一区1在第二底表面42与第二主表面52之间，第一区1具有p型。碳化硅衬底具有第一主表面51和与其相反的第二主表面52。第一主表面51由源极区14构成。第二主表面52由碳化硅单晶衬底11构成。

接下来，执行形成第二区的步骤(s30：图10)。在形成第二区的步骤中，将第二区形成为具有图2、图4和图5所示的p型杂质浓度曲线。首先，形成设置有开口的掩膜61，该开口位于要形成第二区的区上方。将掩膜61形成为覆盖第一主表面51、第一侧表面31和第一底表面32。接下来，执行离子注入步骤。使用掩膜61，例如，将诸如铝等p型杂质的离子注入到源极沟槽40的第二侧表面41和第二底表面42中。因此，形成第二区2(参见图16)。第二区2与第一区1接触，构成第二侧表面41和第二底表面42的至少一部分，并且具有p型。在大致垂直于第一主表面51的方向(图16中的箭头方向)上执行p型杂质的离子注入。经由第二底表面42将p型杂质的离子注入到漂移区12和第一区1中。经由第二侧表面41将p型杂质的离子注入到源极区14、主体区13和漂移区12中。经由第一主表面51将p型杂质的离子注入到源极区14中。第二区2具有：第三区3，该第三区3形成为与第一区1重叠；以及第四区4，该第四区4形成为与漂移区12、主体区13和源极区14重叠。

例如，执行五阶段注入以便形成图2所示的p型杂质浓度曲线。首先，在注入剂量是3×10¹⁴cm^-2并且注入能量是150kev的条件下将铝注入到碳化硅衬底10中。接下来，在注入剂量是4×10¹⁴cm^-2并且注入能量是300kev的条件下将铝注入到碳化硅衬底10中。接下来，在注入剂量是4×10¹⁴cm^-2并且注入能量是500kev的条件下将铝注入到碳化硅衬底10中。接下来，在注入剂量是4×10¹⁴cm^-2并且注入能量是700kev的条件下将铝注入到碳化硅衬底10中。接下来，在注入剂量是4×10¹⁴cm^-2并且注入能量是900kev的条件下将铝注入到碳化硅衬底10中。应该注意的是，可以适当改变注入的顺序。

例如，执行四阶段注入以便形成图4所示的p型杂质浓度曲线。首先，在注入剂量是3×10¹⁴cm^-2并且注入能量是150kev的条件下将铝注入到碳化硅衬底10中。接下来，在注入剂量是2×10¹⁴cm^-2并且注入能量是300kev的条件下将铝注入到碳化硅衬底10中。接下来，在注入剂量是8×10¹³cm^-2并且注入能量是600kev的条件下将铝注入到碳化硅衬底10中。接下来，在注入剂量是4×10¹³cm^-2并且注入能量是1mev的条件下将铝注入到碳化硅衬底10中。应该注意的是，可以适当改变注入的顺序。

例如，执行一阶段注入以便形成图5所示的p型杂质浓度曲线。在注入剂量是6×10¹⁴cm^-2并且注入能量是100kev的条件下将铝注入到碳化硅衬底10中。如上所述，当第一区1与第二底表面42之间的距离较短(例如，大约0.1μm)时，通过执行离子注入一次来形成第二区2。另一方面，当第一区1与第二底表面42之间的距离较长(例如，大约1μm)时，通过使用不同的注入能量执行离子注入多次来形成第二区2。在离子注入步骤之后，去除掩膜61。

接下来，执行执行活化退火的步骤(s40：图10)。具体地，在惰性气体气氛下，对碳化硅衬底10执行活化退火。因此，活化注入到碳化硅衬底10中的杂质的离子。可选地，在大于或等于1500℃并且小于或等于1900℃的温度(例如，大约1700℃的温度)下执行这种活化退火。例如，执行活化退火大约30分钟。例如，用于活化退火的气氛可以是ar气氛。优选地，在形成第二区的步骤(s30：图10)之后以及在形成栅极绝缘膜的步骤(s50：图10)之前执行执行活化退火的步骤(s40：图10)。在执行活化退火的步骤中，可取的是加热碳化硅衬底10，该碳化硅衬底10具有设置在碳化硅衬底10上以覆盖第一主表面51、第一侧表面31、第一底表面32、第二侧表面41和第二底表面42的保护膜(未示出)。因此，通过活化退火，可以抑制第一主表面51、第一侧表面31、第一底表面32、第二侧表面41和第二底表面42变粗糙。

接下来，执行形成栅极绝缘膜的步骤(s50：图10)。在包括氧气的气氛中，例如，在大于或等于1300℃并且小于或等于1400℃的温度下加热碳化硅衬底10。因此，在碳化硅衬底10上形成栅极绝缘膜15。将栅极绝缘膜15形成为与第一主表面51、栅极沟槽30和源极沟槽40接触。具体地，栅极绝缘膜15在第一底表面32处与漂移区12接触，在第一侧表面31处与漂移区12、主体区13和源极区14接触，并且在第一主表面51处与源极区14接触。同样地，栅极绝缘膜15在第一底表面32处与漂移区12接触，并且在第二侧表面41处与漂移区12、主体区13和源极区14接触。

在通过热氧化碳化硅衬底10形成栅极绝缘膜15之后，可以在一氧化氮(no)气体气氛中对碳化硅衬底10执行热处理(no退火)。在no退火中，例如，将碳化硅衬底10保持在大于或等于1100℃并且小于或等于1300℃的条件下大约1小时。因此，将氮原子引入到栅极绝缘膜15与主体区13之间的界面区中。因此，抑制了界面区中的界面状态的形成，从而实现提高的沟道迁移率。应该注意的是，可以采用除了no气体之外的气体(例如，n2o)作为气氛气体，只要可以引入氮原子。在no退火之后，使用氩气(ar)作为气氛气体来进一步执行ar退火。例如，ar退火中的加热温度大于或等于上述no退火的加热温度。例如，执行ar退火大约1小时。这进一步抑制了在栅极绝缘膜15与主体区13之间的界面区处形成界面状态。

接下来，执行形成栅极电极的步骤。例如，通过lpcvd(低压化学气相沉积)法，在栅极绝缘膜15上形成栅极电极27。例如，栅极电极由多晶硅组成。将栅极电极27设置在栅极沟槽30内，并且将其形成为在栅极绝缘膜15上面对栅极沟槽30的第一侧表面31和第一底表面32中的每一个。同样地，将栅极电极27设置在源极沟槽40内，并且将其形成为在栅极绝缘膜15上面对源极沟槽40的第二侧表面41和第二底表面42中的每一个(参见图17)。接下来，通过蚀刻去除源极沟槽40中的栅极电极27的一部分。

接下来，形成形成层间绝缘膜的步骤。例如，将层间绝缘膜22形成为与栅极绝缘膜15接触，以便覆盖栅极电极27。优选地，例如，通过化学气相沉积形成层间绝缘膜22。例如，层间绝缘膜22由包括二氧化硅的材料组成。接下来，蚀刻层间绝缘膜22以及栅极绝缘膜15的一部分。因此，源极沟槽40从栅极绝缘膜15暴露出来(参见图18)。

接下来，执行形成源极电极的步骤。例如，采用溅射法来形成与源极区14和第二区2接触的源极电极16。在源极沟槽40中形成源极电极16。具体地，源极电极16在第二侧表面41、第二底表面42和第一主表面51处与第二区2接触。源极电极16在第一主表面51处与源极区14接触。例如，源极电极16由包括tialsi的材料组成。接下来，执行合金化退火。具体地，例如，将与源极区14和第二区2接触的源极电极16保持在大于或等于900℃并且小于或等于1100℃的温度下大约5分钟。因此，源极电极16的至少一部分与包括在碳化硅衬底10中的硅发生反应，并因此硅化。因此，形成与源极区14欧姆接合的源极电极16。优选地，源极电极16与第二区2欧姆接合。

接下来，形成电连接至源极电极16的源极互连19。将源极互连19形成为在源极沟槽40中与源极电极16接触。接下来，在第二主表面52中，对碳化硅衬底10执行背面研磨。因此，碳化硅衬底10变薄。接下来，将漏极电极20形成为与第二主表面52接触。通过上述方式，制造根据该实施例的mosfet100(图1)。

在上述实施例中，已经描述了第一导电型和第二导电型分别对应于n型和p型；然而，第一导电型和第二导电型可以分别对应于p型和n型。而且，在上述实施例中，已经描述了碳化硅半导体装置是mosfet；然而，碳化硅半导体装置并不限于mosfet。例如，碳化硅半导体装置可以是igbt(绝缘栅双极晶体管)等。

(用于制造碳化硅半导体装置的方法的第一修改)

接下来，以下描述了用于制造mosfet100的方法的第一修改。根据第一修改的用于制造mosfet的方法与根据该实施例的用于制造mosfet100的上述方法的不同之处在于分别执行形成栅极沟槽的步骤和形成源极沟槽的步骤，并且在其它点上与根据该实施例的用于制造mosfet100的上述方法大致相同。以下主要描述了与根据该实施例的用于制造mosfet100的上述方法的不同。

首先，执行准备碳化硅衬底的步骤(s10：图19)。具体地，作为图11至图13所示的步骤结果，准备碳化硅衬底10，该碳化硅衬底10包括漂移区12、第一区1、主体区13和源极区14。

接下来，执行形成源极沟槽的步骤(s15：图19)。例如，在由源极区14构成的第一主表面51上形成设置有开口的掩膜60，该开口位于要形成源极沟槽40(图1)的位置上方。使用掩膜60，执行蚀刻以去除源极区14、主体区13和漂移区12的一部分。示例性的可用蚀刻法是反应离子蚀刻，具体地，电感耦合等离子体反应离子蚀刻。具体地，例如，可以使用电感耦合等离子体反应离子蚀刻，其中，将sf6或sf6和o2的混合气体用作反应气体。通过蚀刻，在要形成源极沟槽40的区中形成凹部。该凹部包括：侧部，该侧部大致垂直于第一主表面51；以及底部，该底部设置为连续到侧部并且大致垂直于第一主表面51。

接下来，在凹部中执行热蚀刻。例如，在第一主表面51上形成掩膜60的状态下，可以通过在包括具有至少一种或多种卤素原子的反应气体的气氛中执行加热来执行热蚀刻。至少一种或多种卤素原子包括氯(cl)原子和氟(f)原子中的至少一种。例如，该气氛包括cl2、bcl3、sf6或cf4。例如，在例如大于或等于700℃并且小于或等于1000℃的热处理温度下使用氯气和氧气的混合气体作为反应气体来执行热蚀刻。应该注意的是，除了氯气和氧气之外，反应气体可以包含载气。示例性的可用载气是氮气、氩气、氦气等。

通过热蚀刻，在第一主表面51中形成源极沟槽40(参见图20)。源极沟槽40由连续到第一主表面51的第二侧表面41和连续到第二侧表面41的第二底表面42限定。第二侧表面41由源极区14、主体区13和漂移区12构成。第二底表面42由漂移区12构成。例如，第二侧表面41相对于第二底表面42的角度θ2是54.7°。接下来，从第一主表面51去除掩膜60。

接下来，执行形成第二区的步骤(s30：图19)。首先，形成设置有开口的掩膜61，该开口位于要形成第二区的区上方(参见图21)。将掩膜61形成为覆盖第一主表面51。接下来，执行离子注入步骤。使用掩膜61，例如，将诸如铝等p型杂质的离子注入到源极沟槽40的第二侧表面41和第二底表面42中。因此，形成具有p型的第二区2以与第一区1接触。在大致垂直于第一主表面51的方向上执行p型杂质的离子注入(图21中的箭头方向)。经由第二底表面42将p型杂质的离子注入到漂移区12和第一区1中。经由第二侧表面41将p型杂质的离子注入到源极区14、主体区13和漂移区12中。经由第一主表面51将p型杂质的离子注入到源极区14中。第二区2具有：第三区3，该第三区3形成为与第一区1重叠；以及第四区4，该第四区4形成为与漂移区12、主体区13和源极区14重叠。接下来，去除掩膜61。

接下来，执行执行活化退火的步骤(s40：图19)。具体地，在惰性气体气氛下，对碳化硅衬底10执行活化退火。因此，活化注入到碳化硅衬底10中的杂质的离子。可选地，在大于或等于1500℃并且小于或等于1900℃的温度(例如，大约1700℃的温度)下执行这种活化退火。例如，执行活化退火大约30分钟。例如，活化退火的气氛是ar气氛。可选地，对碳化硅衬底10执行活化退火，该碳化硅衬底10具有用保护膜覆盖的第一主表面51。

接下来，执行形成栅极沟槽的步骤(s45：图19)。例如，在由源极区14构成的第一主表面51上形成设置有开口的掩膜62，该开口位于要形成栅极沟槽30(图1)的位置上方。将掩膜62形成为覆盖源极沟槽40。使用掩膜62，执行蚀刻以去除源极区14、主体区13和漂移区12的一部分。示例性的可用蚀刻法是反应离子蚀刻，具体地，电感耦合等离子体反应离子蚀刻。具体地，例如，可以使用电感耦合等离子体反应离子蚀刻，其中，将sf6或sf6和o2的混合气体用作反应气体。通过蚀刻，在要形成栅极沟槽30的区中形成凹部。该凹部包括：侧部，该侧部大致垂直于第一主表面51；以及底部，该底部设置为连续到侧部并且大致垂直于第一主表面51。

接下来，在凹部中执行热蚀刻。例如，在第一主表面51上形成掩膜62的状态下，可以通过在包括具有至少一种或多种卤素原子的反应气体的气氛中执行加热来执行热蚀刻。至少一种或多种卤素原子包括氯(cl)原子和氟(f)原子中的至少一种。例如，气氛包括cl2、bcl3、sf6或cf4。例如，在例如大于或等于700℃并且小于或等于1000℃的热处理温度下使用氯气和氧气的混合气体作为反应气体来执行热蚀刻。应该注意的是，除了氯气和氧气之外，反应气体可以包含载气。例如，作为载气，可以使用氮气、氩气或氦气。

通过热蚀刻，在第一主表面51中形成栅极沟槽30(参见图22)。栅极沟槽30由连续到第一主表面51的第一侧表面31和连续到第一侧表面31的第一底表面32限定。第一侧表面31由源极区14、主体区13和漂移区12构成。第一底表面32由漂移区12构成。例如，第一侧表面31相对于第一底表面32的角度θ1是54.7°。接下来，从第一主表面51去除掩膜62。

接下来，执行形成栅极绝缘膜的步骤(s50：图19)。在包括氧气的气氛中，例如，在大于或等于1300℃并且小于或等于1400℃的温度下加热碳化硅衬底10。因此，在碳化硅衬底10上形成栅极绝缘膜15。接下来，在栅极绝缘膜15上形成栅极电极27(参见图17)。接下来，在栅极电极27上形成层间绝缘膜22。接下来，通过蚀刻去除源极沟槽40上的栅极绝缘膜15(参见图18)。接下来，在源极沟槽40中形成源极电极16和源极互连19。接下来，在第二主表面52上形成漏极电极20。通过上述方式，制造图1所示的mosfet100。

(用于制造碳化硅半导体装置的方法的第二修改)

接下来，以下描述了用于制造mosfet100的方法的第二修改。根据第二修改的用于制造mosfet的方法与根据该实施例的用于制造mosfet100的上述方法的不同之处主要在于通过两阶段注入在单独的两个阶段中形成p型杂质浓度曲线，并且在其它点上与根据该实施例的用于制造mosfet100的上述方法大致相同。以下主要描述了与根据该实施例的用于制造mosfet100的上述方法的不同。

在根据第二修改的用于制造mosfet的方法中，将第二区形成为具有图8所示的p型杂质浓度曲线。形成第二区的步骤包括：在第一能量和第一剂量的条件下执行离子注入的第一步骤；以及在第二能量和第二剂量的条件下执行离子注入的第二步骤。

如图23所示，在第一步骤中，在第一能量和第一剂量的条件下将p型杂质的离子注入到碳化硅衬底10中。例如，第一能量是150kev。第一剂量是6×10¹⁴cm^-2。第一能量可以大于或等于10kev并且小于或等于600kev。例如，第一剂量可以大于或等于1×10¹⁴cm^-2并且小于或等于1×10¹⁶cm^-2。因此，形成第六区6，该第六区6构成第二侧表面41和第二底表面42。第六区6可以构成第一主表面51的一部分。第六区6与源极区14、主体区13和漂移区12接触。第六区6与第一区1分隔开。漂移区12位于第一区1与第六区6之间。

接下来，执行第二步骤。在第二步骤中，在第二能量和第二剂量的条件下将p型杂质的离子注入到碳化硅衬底10中。第二步骤中的第二能量高于第一步骤中的第一能量。因此，在第二步骤中，将p型杂质的离子注入到比第一步骤中更深的位置中。例如，第二能量是600kev。第二能量可以大于或等于600kev并且小于或等于1mev。因此，形成与第一区1重叠的第三区3和与漂移区12接触的第五区5。第五区5连续到第三区3和第四区4。第二剂量低于第一剂量。因此，第二步骤中的离子注入时间短于第一步骤中的离子注入时间。例如，第二剂量是3×10¹⁴cm^-2。第二剂量可以大于或等于1×10¹³cm^-2并且小于或等于1×10¹⁵cm^-2。通过在对减小与源极电极16的接触电阻没有帮助的第五区5和第三区3中的每一个中实现p型杂质的低浓度，同时在对减小与源极电极16的接触电阻有帮助的第六区6中保持p型杂质的高浓度，可以缩短形成整个第二区2所需的时间。在上面的描述中，已经描述了在第一步骤之后执行第二步骤；然而，可以首先执行第二步骤，并且可以在第二步骤之后执行第一步骤。

本文公开的实施例在任何方面都是说明性的而非限制性的。本发明的范围由权利要求的条款限定，而不是由上述实施例限定，并且旨在包括在与权利要求的条款等同的范围和含义内的任何修改。

附图标记列表

1：第一区；2：第二区；3：第三区；4：第四区；5：第五区；6：第六区；7：第七区；8：第八区；9：第九区；10：碳化硅衬底；11：碳化硅单晶衬底；12：漂移区；13：主体区；14：源极区；15：栅极绝缘膜；16：源极电极；17：边界；18：杂质区；19：源极互连；20：漏极电极；22：层间绝缘膜；24：碳化硅外延层；27：栅极电极；30：栅极沟槽；31：第一侧表面；32：第一底表面；40：源极沟槽；41：第二侧表面；42：第二底表面；43：第一侧部；44：第二侧部；51：第一主表面；52：第二主表面；53：表面：60、61、62：掩膜；100：mosfet(碳化硅半导体装置)。