具有垂直结构的异质结晶体管的制作方法

本发明涉及异质结晶体管，特别是具有垂直结构的异质结晶体管。

现在许多电子应用需要性能的改进，例如特别是在用于汽车和陆地运输的嵌入式电子产品中、航空中、医疗系统中或家庭自动化解决方案中的电子应用。这些应用需要在通常大于兆赫的频率范围内操作高功率开关。

历史上，长期以来，高频率开关一直使用基于通常是硅的半导体沟道的场效应晶体管。对于较低频率，结型晶体管是优选的，因为结型晶体管支持更高的电流密度。然而，由于这些晶体管中的每一个的击穿电压相对有限，功率应用需要使用大量的串联晶体管或具有较大空间电荷区的晶体管，这导致更高的流阻力。无论是在稳态条件下还是在开关期间，通过这些串联晶体管的损耗是相当大的。

功率开关的替代方案(尤其是在高频率下)是使用异质结场效应晶体管，也称为异质结构场效应晶体管。这种晶体管尤其包括高电子迁移率晶体管(hemt)。

特别地，高电子迁移率晶体管包括具有不同带隙的两个半导体层的叠加，这两个半导体层在它们的界面处形成量子阱。电子被限制在该量子阱中，形成二维电子气体。出于耐高压和高温的原因，选择这些晶体管以便具有宽的能量带隙。

异质结晶体管最常见的结构是基于衬底上的半导体层的垂直堆叠。这种类型的晶体管据说是横向结构的，晶体管的源极、漏极和栅极设置在其顶部，并且源极和漏极位于栅极的任一侧。

然而，对于高电流密度，横向晶体管需要很大的空间以用于容纳足够大的电子气体层。这种横向晶体管除了占用衬底的大部分区域之外，这些晶体管的尺寸还受到限制：用于形成电子气体层的半导体材料中的缺陷水平对于面积超过大约50mm²的晶体管是个问题。除了这种面积之外，在制造方法中的失效晶体管的比率也极大地影响了其赢利。另外，高密度电流所必需的源极和漏极占据了该衬底表面的很大比率，这进一步限制了电子气体层的可用宽度。

为此，开发了具有垂直结构的异质结晶体管。由加利福利亚圣芭芭拉大学m.ramyayeluri于2015年5月21日在《应用物理学快报》第106卷中发表的文献“verticalgalliumnitridetransistorswithburiedp-typecurrentblocking”描述了一种具有垂直结构的异质结晶体管的配置示例。该晶体管包括在背面上的n掺杂的第一gan层。在该第一gan层下面形成金属漏极。该第一gan层被具有较低浓度的n掺杂的第二gan层覆盖。第二gan层被p型掺杂的第三gan层覆盖。第二层形成通过第三层的延长部分，该延长部分由术语“开口”表示。第三gan层被未特意掺杂类型的第四gan层覆盖。开口与该第四gan层接触。由于在第四gan层下面存在第三pgan层，不仅通过第二层的厚度而且通过源极和开口之间的第四层的长度提供对电压击穿的抵抗力，从而减小源极和漏极之间的gan中的电场幅度。

第四gan层被algan层覆盖，以便在它们的界面附近形成电子气体层。在algan层上开口正上方形成栅极绝缘体。该栅极绝缘体被金属栅极覆盖。源极形成在栅极的任一侧，相对于开口横向偏移。源极与电子气体层电接触。由于传导路径使用晶体管表面的大部分，因此相对于横向结构的晶体管，较小的衬底表面积就可以得到大的电流密度。在断开状态下，源极和漏极之间的漏电流也会减小。此外，将漏极移至背面允许进一步减小衬底上的晶体管的表面积。

这种晶体管具有一些缺点。这种晶体管的制造过程包括通过外延生长来沉积第一层至第三层。然后，从外延反应器中移除衬底，通过第三层执行蚀刻步骤以形成凹槽，直到到达第二层。然后将衬底重新引入外延反应器中以生长开口、第四层和algan层。在随后的步骤中，形成源极和栅极。由于从外延反应器中移除了衬底，凹槽的底部受到污染，所以在进行开口的外延生长之前需要清洁步骤。因此，这种制造方法相对复杂，并且可能在凹槽的底部的外延沉积期间导致不连续性。另外，尽管使用源极和栅极之间并在栅极正上方的异质结传导，但这种晶体管的导通电阻仍然相对较高。

文献us2008/0128862描述了一种异质结场效应晶体管。漏极形成在与半导体材料的底层相对的背面上。在底层上形成半导体材料的分离层。元件贯穿分离层并与底层接触。沿着该贯穿过的元件，形成与电子气体层电接触的源极，并且在源极和贯穿元件之间形成栅极。

这种晶体管具有有限的性能，尤其具有相对低的传导电流密度。

本发明旨在解决这些缺点中的一个或更多个。本发明因此涉及如所附独立权利要求中所定义的异质结场效应晶体管和制造方法。

本发明还涉及从属权利要求所述的变型上。本领域技术人员可以理解，从属权利要求所述的变型的每个特征都可以独立地与独立权利要求的特征组合，而不构成中间概括。

本发明的其他特征和优点将从下文中参照附图给出的描述中变得清楚，该描述仅是说明性的而非限制性的，其中：

-图1是根据本发明的第一实施例的异质结晶体管的示例的示意性横截面图；

-图2是示出图1的晶体管的导通状态下的电流密度的示例的图；

-图3是根据本发明的第二实施例的异质结晶体管的示例的示意性横截面图；

-图4是根据本发明的第三实施例的异质结晶体管的示例的示意性横截面图；

-图5是根据本发明的第四实施例的异质结晶体管的示例的示意性横截面图；

-图6至图12示出了根据本发明的第四实施例的异质结晶体管的制造方法的示例的不同步骤；

-图13是根据本发明的第五实施例的异质结晶体管的示例的示意性横截面图；

-图14是根据本发明的第六实施例的异质结晶体管的示例的示意性横截面图；

-图15是根据本发明的第七实施例的异质结晶体管的示例的示意性横截面图；

-图16是根据本发明的第八实施例的异质结晶体管的示例的示意性横截面图；

-图17是根据本发明的第八实施例的异质结晶体管的示例的示意性横截面图。

图1是根据本发明的第一实施例的异质结晶体管的示例的示意性横截面图。该晶体管1在本示例中是高电子迁移率类型。此处，该晶体管1是常开类型。

晶体管1包括衬底10。衬底10可以是例如p掺杂硅类型的或本征的半导体材料或电绝缘体。衬底10可以是例如具有晶格取向(111)的硅类型的。衬底10也可以是碳化硅、al2o3或金刚石。这种衬底10有利地允许通过外延生长gan层。衬底10的厚度通常可以为约650μm，通常是500μm至2mm。

在本示例中，晶体管1有利地包括设置在衬底10上的一个或更多个适配层(未示出)。适配层可以以已知的方式沉积在衬底10上，并作为衬底10和半导体材料层11之间的中间物，以允许衬底10与层11之间的晶格适配。适配层通常可以是氮化铝。层11可以具有缓冲功能，用于管理与衬底10的晶格参数的任何差异相关联的机械应力。

层11可以通过使用iii-n半导体材料制成，例如未特意掺杂的gan。层11也可以有利地由具有n掺杂的半导体材料制成，例如，n掺杂的gan(其具有例如1×10¹⁶cm^-3至5×10¹⁶cm^-3的掺杂剂浓度)。

晶体管1包括形成在层11上的分离层12。在本示例中，该分离层12是iii-v合金型半导体材料(例如iii-v型二元合金，例如元素iii氮化物二元合金，通常为gan)。

晶体管1包括设置在层12上的iii-v合金型半导体材料层13(例如iii-v型二元合金，例如元素iii氮化物二元合金，通常为gan)。

晶体管1还包括iii-v合金类型的半导体材料层14(例如iii-v型的三元合金，例如元素iii氮化物三元合金，通常为algan或inaln，或元素iii氮化物的四元合金，例如alxgayin(1-x-y)n，其带隙大于层13的材料的带隙)。层14通常称为阻挡层，其厚度通常可以为10nm至40nm，例如25nm。半导体层13和14以本身已知的方式叠加，以在这些层13和14之间的界面处或附近形成电子气体层15。

晶体管1包括上部传导电极21，相当于源极。本示例中，电极21形成在层14上并且与电子气体层15形成电接触。电极21和电子气体层15之间的电接触在本示例中由层14中的电极21的金属的扩散区210形成。

晶体管1包括下部传导电极22，相当于漏极。电极22与层11的下表面电接触。电极22在本示例中容纳在形成于衬底10中的凹部101中。这样的构造利用了衬底10的刚性来加强整个晶体管。

晶体管1包括相对于电极21横向偏移的栅极23。栅极23在本示例中配置来形成常开型晶体管，栅极23在本示例中是形成在穿过层14的凹部中的类型。栅极23配置用于选择性地电隔离和电连接电子气体层15的两个部分151和152。栅极23在本示例中形成在将电子气体层15中断的凹部中。栅极23包括覆盖该凹部底部和侧壁的栅极绝缘体234。栅极23包括形成在栅极绝缘体234上并在该凹部中的栅极金属233。在栅极23上没有偏压的情况下，该栅极下方的传导被中断。当在栅极23上施加超过阈值电压的偏压时，栅极23下方的传导通过层13进行。

晶体管1还包括导电元件24。栅极23位于导电元件24和传导电极21之间。导电元件24与电子气体层15的部分152电接触。导电元件24穿过分离层12进而与层11接触。导电元件24将层11与电子气体层的部分152电连接。这里，导电元件24包括覆盖凹槽底部和侧壁的导电层241。凹槽的其余部分在本示例中填充有形成在导电层241上的另一材料242。该另一材料242可以是电介质或导电类型的。

在本示例中，分离层12是p型掺杂的半导体材料，层11和13是未特意掺杂类型或者n型掺杂类型。在本示例中，层13形成层14和分离层12之间的分隔。

导通状态下的传导路径从电极21延伸，穿过部分151、部分151和152之间的层13、部分152、导电元件24、层11和电极22的厚度。传导电极21和导电元件24之间的导通状态下的传导基本上由电子气体层15提供，这一长度仅对晶体管1的导通电阻产生适度的影响。晶体管1表现为电极21和导电元件24之间的横向晶体管并且表现为导电元件24和电极22之间的垂直晶体管。由于使用导电元件24来确保通过分离层12的传导，可以在层12中使用高掺杂剂浓度而不改变晶体管的导通电阻，这使得可以增强晶体管1的电压击穿的抵抗力。具有移动到背面的电极22的晶体管的这种构造还允许使被占据的衬底10的表面积减小的优势。

分离层12从电极21经过栅极23的下方延伸到导电元件24，这可以利用正上方的层13的长度以有助于晶体管1的断开状态下对电压击穿的抵抗力。分离层12还用于在晶体管1的断开状态下防止传导电极21和传导电极22之间的漏电流。特别地，分离层12在本示例中在半导体元件24的整个周缘上与该半导体元件24接触。

导电元件24有利地具有100nm或更大的宽度。导电元件24有利地具有200nm至500nm的深度。导电元件24有利地具有0.2至0.5的宽深比，特别地以促进通过导电层241和填充材料242来填充凹槽。

导电元件24和栅极23之间的距离有利地至少等于2μm。由于导电元件24和传导电极22之间的距离小(后文详述)，有利地增加导电元件24和栅极23之间的距离，以增加晶体管1的电压强度。

导电元件24有利地进入半导体层11的深度至少等于10nm，优选50nm至100nm。将导电元件24突出到层11中使得可以保证该导电元件24与层11之间通过层12的电接触。

为了减小晶体管1的导通状态下的电阻，传导电极22的至少一部分位于导电元件24的正上方。

为了增加晶体管1的导通状态下的电流密度，模拟证明了传导电极22和导电元件24之间的距离最大等于1μm(相当于分隔传导电极22和导电元件24的层11的厚度)是特别有利的。也可以设想，该距离最大应等于700nm。

层11例如是未特意掺杂的或具有降低浓度的n型掺杂的gan类型。例如，层11可以是具有掺杂浓度在1×10¹⁶cm^-3至5×10¹⁶cm^-3的n型gan。

层12通常可以具有30nm至150nm的厚度。层12有利地是p掺杂gan，其浓度的范围为1×10¹⁷cm^-3至3×10¹⁷cm^-3。

层13可以例如具有通常是50nm至200nm的厚度。层13的半导体材料可以与层11的半导体材料相同。

电极21的材料例如是钛、铝或钛和铝的合金。电极21的材料有利地与导电元件24的金属层241的材料相同。因此，可以使用相同的沉积步骤，来形成电极21和金属层241的金属。电极21和22可以使用相同的金属。

根据其他未详述的变型，电子气体层15和传导电极21之间的电接触可以横向进行，例如，在传导电极21形成在穿过层14的凹部中并且到达层13的情况下。

晶体管1在这里是常开型，通过由层14中的凹部来中断电子气体层得到。当然还可以产生常开型晶体管的其他变型，例如，在沟道区域的正上方具有掺杂注入的晶体管。

图2是示出图1的晶体管1的导通状态下的电流密度的示例的图。

图3是根据本发明的第二实施例的异质结晶体管1的示例的示意性横截面图。该晶体管1在本示例中是高电子迁移率类型。该晶体管1在本示例中是常开类型。晶体管1在本示例中具有分开在导电元件24的任一侧的源极和栅极。

第二实施例的晶体管1也具有与第一实施例所述的相同厚度和组成的衬底10和层11至14的堆叠。导电元件24与第一实施例的导电元件相同。传导电极211与第一实施例的传导电极21相同。栅极231与第一实施例的栅极23相同。

此处，晶体管1包括另一栅极232。栅极232具有与栅极231相同的结构，并且相对于导电元件24与栅极231对称地定位。因此，栅极232被配置用于选择性地电隔离和电连接电子气体层15的两个部分。栅极232也形成在中断电子气体层15的凹部中。

晶体管1还包括另一传导电极212。传导电极212具有与传导电极211相同的结构，并且相对于导电元件24与传导电极211对称地定位。传导电极212与电子气体层15电连接。因此，栅极232位于导电元件24和传导电极212之间。

漏极22在本示例中位于导电元件24的正上方，并且相对于该导电元件24居中。

导通状态下的传导路径：

-一方面，从电极211延伸，穿过部分151、部分151和152之间的层13、部分152、导电元件24、层11和电极22的厚度；

-另一方面，从电极212延伸，穿过电子气体层15、栅极232下方的层13、电子气体层15、导电元件24、层11和电极22的厚度。

图4是根据本发明的第三实施例的异质结晶体管1的示例的示意性横截面图。该晶体管1在本示例中是高电子迁移率类型。该晶体管1在本示例中是常开类型。第三实施例的晶体管1具有与第二实施例的晶体管1基本相同的结构。第三实施例的晶体管1与第二实施例的晶体管1的不同在于：

晶体管1在本示例中具有由半导体材料制成并且具有与分离层12相同掺杂类型的元件16。元件16例如由与分离层12相同的材料制成。元件16将层14与分离层12连接。因此，元件16穿过层13。元件16定位在传导电极211的正上方并且连接到传导电极211的电势，另一元件16定位在传导电极212的正上方并且连接到传导电极212的电势。在本实施例中，分离层12因此可以极化到传导电极211和212的电势。

在本变型中，可以有利地增加栅极231、232和导电元件24之间的距离，以考虑层12的极化。

图5是根据本发明的第四实施例的异质结晶体管1的示例的示意性横截面图。该晶体管1在本示例中是高电子迁移率类型。该晶体管1在本示例中是常开类型。第四实施例的晶体管1具有与第二实施例的晶体管1基本相同的结构。第三实施例的晶体管1与第二实施例的晶体管1的不同如下：分离层12在本示例中由介电材料形成。因此，在晶体管的导通状态下到衬底的漏电流显著减小。

图6至图12示出了根据第四实施例的晶体管的制造方法的示例的不同步骤。

在图6中，提供衬底10，在衬底10上面是半导体材料层11、12、13和14的堆叠。层11至14通常以本身已知的方式生成，例如通过各个层的(有机金属化合物的化学气相沉积的mocvd类型的)外延生长步骤生成。能够在不从外延反应器中移除衬底10的情况下进行外延生长的沉积。

层11在本示例中是未特意掺杂型的gan层，层12是p型掺杂的gan层，层13是未特意掺杂型的gan层，层14是algan层。层11至14可以具有参考第四实施例描述的掺杂浓度和厚度。由于层13和14的层叠，以本身已知的方式在接近它们的界面处获得电子气体层15。

在图7中，进行穿过层12、13和14(以及因此电子气体层15)对凹槽240进行蚀刻的蚀刻步骤(通常使用未详细描述的掩模和光刻的预备步骤来进行)。此处，蚀刻继续以将凹槽240延伸到层11中。特别是继续蚀刻以确保凹槽240刚好穿过层12，并且使得凹槽240的底部与层11的底部之间的距离最多等于1μm。通过识别在该过程中蚀刻的种类的变化，可以在没有阻挡层的情况下进行这种蚀刻。

在图8中，通过在层14上沉积金属然后使其成形来进行传导电极211(和分离的传导电极212)的金属化。导电元件24的金属化也通过特别是在凹槽240的侧壁和底部上沉积金属层241然后使其成形来进行。在凹槽240的侧壁上形成的金属层241进而确保了在电子气体层15和层11之间的电传导。有利地，对传导电极211、212和导电元件24进行了相同的金属沉积，然后进行相同的成形步骤。因此，根据本发明的晶体管的制造方法明显地被简化了。传导电极211(和/或电极212和金属层241)的金属化可以包括沉积金属，例如ti、al、alcu或ta。

金属化可以包括沉积几个金属层，例如几个金属层的叠加。金属化可以例如包括沉积ti和al层的叠加、ti和alcu层的叠加，或者ta和al层的叠加。例如，可以设想：

-在具有厚度在10至40纳米的ti层上沉积200nm的alcu层；或

-在200nm的al层、在10nm的ta层上沉积200nm的ta层。

在图9中，进行退火步骤，以便通过层14在传导电极211和212与电子气体层15之间形成欧姆接触。通常，退火会在500℃至600℃的温度下执行10秒至2分钟。退火有利地在低于650℃的温度下进行，以避免出现ti或ta深度扩散到在半导体层的堆叠中的风险，这可以影响晶体管1的在电极211和212下方的垂直电压强度。

例如，对于ti和al层的叠加，在氮气下在600℃下进行持续15秒的退火，促使在层14中形成tin，直到形成与电子气体层15的连接。

在图10中，执行在导电元件24任一侧并远离导电元件24形成凹槽230的步骤(通常借助于未详述的掩模和光刻步骤和随后的蚀刻)。此处，穿过层14直到到达层13而形成凹槽230，并且因此中断电子气体层15。在导电元件24的任一侧，在本示例中，电子气体层15被分成与传导电极211或212电接触的部分151以及与导电元件24电接触的部分152。

在图11中，形成介电层234，特别是在凹槽230的壁上和底部上形成。介电层234例如通过ald(原子层沉积)类型的方法沉积，从而提高结晶质量。介电234可以是用作栅极绝缘体的任何介电类型。介电层234可以例如具有通常是10至50纳米的厚度。一旦沉积，就适当地使介电层234成型，以暴露电极211、212和导电元件24。凹槽230的一部分保持在介电层234的底部上方。

在图12中，在介电层234上(特别是在凹槽230中)沉积并且成形栅极金属层233。栅极金属层233例如通过钨沉积而形成。选择栅极金属233的逸出功使得可以以本身已知的方式调节晶体管1的阈值电压。在成形结束时，通常通过光刻和蚀刻得到栅极231和232。

图13是根据本发明的第五实施例的异质结晶体管1的示例的示意性横截面图。此处，该晶体管1是高电子迁移率类型。该晶体管1在本示例中是常闭类型。第五实施例的晶体管1采用与第二实施例所述相同的厚度和组成的衬底10和层11至14的堆叠。传导电极211、212、导电元件24和漏极22与第二实施例的相同。栅极231和232与第二实施例的不同之处在于栅极绝缘体234形成在层14上。因此，电子气体层15一方面在传导电极211和导电元件24之间保持不连续，另一方面在传导电极212和导电元件24之间保持不连续。

图14是根据本发明的第六实施例的异质结晶体管1的示例的示意性横截面图。此处，该晶体管1是空穴气体类型。该晶体管1在本示例中是常开类型。第六实施例的晶体管1具有与第二实施例的晶体管1基本相同的结构。第六实施例的晶体管1与第二实施例的晶体管1的不同如下：分离层12在本示例中是n型掺杂半导体材料层。

图15是根据本发明的第七实施例的异质结晶体管1的示例的示意性横截面图。此处，该晶体管1是高电子迁移率类型。该晶体管1在本示例中是常开类型。

第七实施例的晶体管1具有与第二实施例的晶体管1基本相同的结构。第三实施例的晶体管1与第二实施例的晶体管1的不同如下：

-晶体管1没有衬底10；

-漏极22位于形成在层11的厚度中的凹部111中，或者形成在层11的整个后表面上。

这样的实施例例如通过分离衬底的方法得到，这使得可以例如使用更昂贵的衬底以确保晶体管1在其制造工艺的步骤期间的机械强度，并且重用该衬底来制造后续的晶体管。

图16是根据本发明第八实施例的异质结晶体管1的示例的示意性横截面图。这里，该晶体管1是高电子迁移率类型。第八实施例的晶体管1具有与第一实施例的层11至14所述相同的厚度和组成的层的堆叠和衬底10。层11至13以及衬底10未示出在此俯视图上。

在本示例中，晶体管1包括位于外围的导电元件24，其围绕栅极23。栅极23围绕中心传导电极21。传导电极21、栅极23和导电元件24形成在层14中。晶体管1包括另一传导电极22，以虚线示出，位于衬底的后表面上。电极22具有环形形状，位于在导电元件24的正上方。传导电极21、栅极23和导电元件24具有圆形外缘。导电元件24和栅极23具有圆形内缘并且具有环形形状。栅极23被配置用于选择性地电隔离和电连接电子气体层的内部部分和外部部分。如前面的实施例，导电元件24将电子气体层的一部分与层11电连接。层11的厚度介于导电元件24和传导电极22之间。

这种构造使得可以增加导电元件24的电流流过的横截面。导电元件24的电阻率大于电子气体层的电阻率，因此增加其通过的横截面以减小晶体管1的导通电阻是有利的。导电元件24和传导电极22之间的电流流过的横截面也大大增加。

第八实施例可以应用于高电子迁移率晶体管、空穴气体晶体管、常开型晶体管或常闭型晶体管。

图17是根据本发明第九实施例的异质结晶体管1的示例的示意性横截面图。这里，该晶体管1是高电子迁移率类型。该晶体管1在本示例中是常开类型。第九实施例的晶体管1具有与第二实施例的晶体管1基本相同的结构。第九实施例的晶体管1与第二实施例的不同之处在于：导电元件24延伸到与传导电极22接触。因此，层11不介于导电元件24和传导电极22之间。

根据本实施例，电极21与分离层12隔离，以避免通过层12和元件24在源极和漏极之间形成短路。