具有三维沟道的复合栅IGBT芯片的制作方法与流程

本发明涉及半导体器件技术领域，尤其涉及一种具有三维沟道的复合栅igbt芯片的制作方法。

背景技术

绝缘栅双极型晶体管(igbt)是由双极型三极管(bjt)和绝缘栅型场效应管(mosfet)组成的复合全控型电压驱动式功率半导体器件，由于其具有通态压降低，电流密度大，输入阻抗高以及响应速度快等特点，被广泛应用于轨道交通、智能电网、工业变频以及新能源开发等领域。

现有的绝缘栅双极型晶体管(igbt)的栅极通常为平面栅或沟槽栅。当绝缘栅双极型晶体管(igbt)的栅极为平面栅时，则绝缘栅双极型晶体管(igbt)制作工艺简单，对工艺设备要求较低，且平面栅的耐压性较好；但由于平面栅沟道区在表面，沟道密度受到芯片表面积大小限制，因此平面栅的电导调制效应较弱，从而使得其导通压降较高。当绝缘栅双极型晶体管(igbt)的栅极为沟槽栅时，将沟道由横向转化为纵向，从而实现一维电流通道，有效消除平面栅沟道中的jfet效应，同时使沟道密度不再受芯片表面积限制，大大提高沟道密度从而大幅度提升芯片电流密度；但随着沟槽栅密度的增加，芯片饱和电流过大，弱化了芯片的短路性能，从而影响了芯片的安全工作区，同时也降低了芯片的耐压能力。

因此，现如今亟需一种耐压能力大，同时又可以很好的避免芯片饱和电流过大，影响芯片的安全工作区的绝缘栅双极型晶体管(igbt)芯片制作方法。

技术实现要素：

本发明所要解决的技术问题是现有技术制成的绝缘栅双极型晶体管芯片不能在大幅度提升芯片电流密度的同时保证具有较大的耐压能力和宽安全工作区。

为了解决上述技术问题，本发明提供了一种具有三维沟道的复合栅igbt芯片的制作方法，包括：

在晶圆基片的上表面形成第一氧化层；

对所述第一氧化层上的第一预设位置进行刻蚀，裸露出下方的晶圆基片；

将p型杂质注入到裸露的晶圆基片的第二预设位置，并使其扩散第一结深形成p阱；

对所述p阱上的第三预设位置进行刻蚀，形成沟槽，所述沟槽深度大于所述p阱深度；

在所述沟槽内表面以及裸露的晶圆基片上表面形成第二氧化层；

在所述沟槽内以及所述第一氧化层和第二氧化层上形成多晶硅层，所述沟槽内的多晶硅填满所述沟槽；

对所述多晶硅层上的第四预设位置进行刻蚀，裸露出所述沟槽的沟槽口以及部分所述p阱上方的第二氧化层；使得所述第一氧化层和第二氧化层上的多晶硅形成平面栅极，所述沟槽内的多晶硅形成沟槽栅极。

优选的是，在形成平面栅极和沟槽栅极后，还包括：

在所述第四预设位置对应的所述p阱中注入p型杂质和n型杂质，并使所述p型杂质和n型杂质扩散第二结深形成相接触的p++区和n++区，所述第二结深小于所述第一结深。

优选的是，所述p++区和n++区在所述p阱中交替设置。

优选的是，所述p++区中的p型杂质的浓度大于所述p阱中p型杂质的浓度。

优选的是，在形成所述p++区和n++区后，还包括：

在所述多晶硅层上、裸露出的第二氧化层以及所述沟槽口上形成绝缘层；

在所述绝缘层上形成钝化层；

对所述钝化层的第五预设位置进行刻蚀，并对其下方对应位置的绝缘层和第二氧化层进行刻蚀，裸露出部分所述p++区和部分n++区，形成接触槽；

在所述接触槽内以及所述钝化层上沉积金属层，形成源极。

优选的是，所述接触槽位于所述沟槽栅极两侧，使得所述源极与所述晶圆基片上的每一个p++区和n++区均接触连接。

优选的是，所述第一氧化层的厚度大于所述第二氧化层厚度，其所述第一氧化层和第二氧化层平缓连接。

优选的是，在对所述第一氧化层进行刻蚀步骤和形成p阱步骤之间还包括：

将n型杂质注入到裸露的晶圆基片的第二预设位置，并使其扩散第三结深形成n阱，所述第三结深大于所述第二结深。

优选的是，本发明具有三维沟道的复合栅igbt芯片的制作方法还包括：形成所述复合栅igbt芯片背面结构。

优选的是，形成所述复合栅igbt芯片背面结构具体步骤为：

在所述晶圆基片的下表面注入n型杂质，并使其扩散形成缓冲层；

在所述缓冲层中注入p型杂质，并使其扩散形成阳极层；

在所述阳极层上形成背部金属层。

与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：

应用本发明实施例提供的具有三维沟道的复合栅igbt芯片的制作方法，通过同一工艺制程将平面栅与沟槽栅整合于同一芯片上形成三维沟道，使得制成的复合栅igbt芯片的栅极既包括平面栅又包括沟槽栅，因此利用本发明制作方法制成的igbt芯片既具有较好的耐压性，同时也增大了沟道密度，从而大幅度提升了芯片电流密度。同时利用本发明制作方法制成的具有三维沟道的复合栅igbt芯片，通过将第一氧化层的厚度设置为比第二氧化层的厚度大，来增大非沟道区的栅氧化层厚度，从而降低igbt芯片的输出电容，减小igbt芯片开关时的寄生电容效应。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中：

图1示出了本发明实施例一中具有三维沟道的复合栅igbt芯片上表面的结构的制作方法的流程示意图；

图2示出了本发明实施例一中具有三维沟道的复合栅igbt芯片背面结构的制作方法过程示意图；

图3示出了本发明实施例一中具有三维沟道的复合栅igbt芯片结构的制作方法过程示意图；

图4示出了利用本发明实施例一中具有三维沟道的复合栅igbt芯片制作方法制成的具有三维沟道的复合栅igbt芯片的结构示意图；

图5示出了利用本发明实施例二中具有三维沟道的复合栅igbt芯片制作方法制成的具有三维沟道的复合栅igbt芯片的结构示意图。

具体实施方式

以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。

由于绝缘栅双极型晶体管(igbt)具有通态压降低，电流密度大，输入阻抗高以及响应速度快等优点，因此被广泛应用于各个领域。现有的绝缘栅双极型晶体管(igbt)的栅极通常为平面栅或沟槽栅。具有平面栅的绝缘栅双极型晶体管(igbt)芯片制作工艺简单，对制成设备要求较低，且耐压性较好，但由于平面栅沟道密度受到芯片表面积大小限制，从而使得其导通压降较高。具有沟槽栅的绝缘栅双极型晶体管(igbt)芯片可实现将沟道由横向转化为纵向，从而实现一维电流通道，大幅度提升芯片电流密度，但随着沟槽栅密度的增加，芯片饱和电流过大，弱化了芯片的短路性能，从而影响了芯片的安全工作区。

实施例一

为解决现有技术中存在的上述技术问题，本发明实施例提供了一种具有三维沟道的复合栅igbt芯片的制作方法。

图1示出了本发明实施例一中具有三维沟道的复合栅igbt芯片的上表面结构的制作方法的流程示意图；图3示出了本发明实施例一中具有三维沟道的复合栅igbt芯片制作方法过程示意图。

参照图1和图3，本实施例具有三维沟道的复合栅igbt芯片的制作方法包括如下步骤。

步骤s101，在晶圆基片2的上表面形成第一氧化层1。

优选地，晶圆基片2可选取硅片，第一氧化层1为二氧化硅。具体在硅片的上表面通过沉积的方式形成一层均匀的二氧化硅或直接在硅片上表面通过热氧化的方式形成一层均匀的二氧化硅。二氧化硅的厚度为0.5μm到2.5μm之间。

需要说明的是，在本发明的其他实施例中，还可采用其他合理的方式在晶圆基片2上形成氧化层，本发明不限于此。

步骤s102，对第一氧化层1上的第一预设位置进行刻蚀，裸露出下方的晶圆基片2。

具体地，通过湿法刻蚀的方法对第一氧化层1上的第一预设位置进行刻蚀，裸露出下方的晶圆基片2，从而在第一氧化层1上形成窗口。其中，窗口两边的二氧化硅和裸露的晶圆基片2之间平缓连接，以便于后续多晶硅层等形成过程中不出现断裂现象。具体可将窗口两边的二氧化硅刻蚀成连接第一氧化层1上表面和裸露的晶圆基片2上表面之间的斜平面。

需要说明的是，第一预设位置不仅只表示一个具体的位置，由于igbt芯片包括位于晶圆基片2上的多个元胞，而本实施例形成的igbt芯片的每个元胞结构均相同，因此在对第一氧化层1进行刻蚀形成窗口步骤中需对第一氧化层1的多个位置进行刻蚀形成多个窗口，因此第一预设位置即包括晶圆基片2上需要形成窗口的所有位置。为便于进一步理解，后续步骤对窗口位置进行的操作均表示对晶圆基片22上的每一个窗口位置进行的操作，以下不再对此进行说明。

步骤s103，将p型杂质注入到裸露的晶圆基片2的第二预设位置，并使其扩散第一结深形成p阱5。

具体地，采用光刻胶作为掩膜版板，将p型杂质注入到裸露的晶圆基片2的第二预设位置，并使其扩散第一结深形成p阱5。更进一步地，p型杂质为硼，在第一氧化层1上以及裸露的晶圆基片2上形成光刻胶，利用掩膜工具对光刻胶进行曝光，裸露出晶圆基片2的第二预设位置；在晶圆基片2的第二预设位置注入p型杂质硼，注入的硼的剂量范围为1×10¹⁴cm^-2至3×10¹⁴cm^-2；对剩余的光刻胶进行剥离，并对注入的p型杂质硼进行推进，使其扩散第一结深形成p阱5，优选地，第一结深范围为5μm至6μm。

需要说明的是，在p型杂质注入到晶圆基片2中后，可在裸露的晶圆基片上形成一层保护氧化层后再对p型杂质进行推进，保护氧化层的设置可有效避免p型杂质在扩散过程中的损失，为了不对后续步骤产生影响，p阱5形成后将保护氧化层刻蚀掉。在一定条件下由于p型杂质推进过程中的损失不大，可忽略不计，因此保护氧化层的形成步骤也可被省略掉。在本发明的其他实施例中，还可采用其他合理的方式避免p型杂质在推进过程中的损失，本发明不限于此。

步骤s104，对p阱5区上的第三预设位置进行刻蚀，形成沟槽，沟槽深度大于p阱5深度。

具体地，采用光刻胶作为掩膜板，对p阱5区上的第三预设位置进行刻蚀，形成沟槽。优选地，沟槽位于p阱5区中间位置，且沟槽深度大于p阱5深度，即沟槽将p阱5区分为左右轴对称对称的两部分。更进一步地，在裸露的晶圆基片2、第一氧化层1以及p阱5区形成光刻胶层，利用掩膜工具对光刻胶进行曝光，裸露出p阱5区上的第三预设位置，对p阱5区的第三预设位置进行刻蚀，形成比p阱5深度深的沟槽，并对剩余的光刻胶进行剥离。

步骤s105，在沟槽内表面以及裸露的晶圆基片2上表面形成第二氧化层6。

具体地，在沟槽内表面以及裸露的晶圆基片2上，通过热氧化的方式形成一层均匀的二氧化硅层，二氧化硅层即为第二氧化层6。优选地，第二氧化层6的厚度范围为1000nm到1500nm。

需要说明的是，由第一氧化层1和第二氧化层6的厚度范围可知，第一氧化层1厚度大于第二氧化层6厚度，且由于第二氧化层6是设置在对第一氧化层1刻蚀后裸露的晶圆基片2上的，因此，第一氧化层1上表面和第二氧化层6上表面之间也为平缓连接。

步骤s106，在沟槽内以及第一氧化层1和第二氧化层6上形成多晶硅层7，沟槽内的多晶硅填满沟槽。

具体地，在沟槽内以及第一氧化层1和第二氧化层6上沉积多晶硅，形成多晶硅层7，沟槽内的多晶硅填满沟槽。非沟槽内的多晶硅层7厚度均匀，厚度范围为1μm至2μm。

步骤s107，对多晶硅层7上的第四预设位置进行刻蚀，裸露出沟槽的沟槽口以及沟槽口两边的部分p阱5上方的第二氧化层6；使得第一氧化层1和第二氧化层6上非沟槽内的多晶硅形成平面栅极，沟槽内的多晶硅形成沟槽栅极。

步骤s108，在第四预设位置对应的p阱5中注入p型杂质和n型杂质，并使p型杂质和n型杂质扩散第二结深形成相接触的p++区14和n++区13，第二结深小于第一结深。

具体地，在第四预设位置对应的p阱5中、沿沟槽延伸方向交替注入p型杂质和n型杂质，并对p型杂质和n型杂质进行推进，使其扩散第二结深，形成相邻接触的p++区14和n++区13，第二结深小于第一结深。

需要说明的是，形成的p++区14和n++区13分别关于沟槽轴对称，即在沟槽两侧均形成有p++区14和n++区13。同时还需要说明的是，p++区14和n++区13是在p阱5的基础上进行扩散形成的，因此原p阱5与新形成的p++区14和n++区13重合的部分即为p++区14和n++区13，且在对p型杂质和n型杂质进行推进形成p++区14和n++区13的过程中，p阱5中的p型杂质也会相应的再次扩散，因此在不再进行推进过程，最终行成的包围在p++区14和n++区13的p阱部分即为p阱5。p++区14中的p型杂质的浓度大于p阱5中p型杂质的浓度。

步骤s109，在多晶硅层7上、裸露出的第二氧化层6以及沟槽口上形成一层绝缘层8。

具体地，在被刻蚀后的多晶硅层7上、裸露出的第二氧化层6以及沟槽口上形成一层绝缘层8，以使得多晶硅与后续钝化层9之间绝缘。优选地，绝缘层8材料为二氧化硅。

步骤s110，在绝缘层8上沉积一层钝化层9，钝化层9厚度范围为0.5μm至2μm。

步骤s111，对钝化层9的第五预设位置进行刻蚀，并对其下方对应位置的绝缘层8和第二氧化层6进行刻蚀，裸露出部分p++区14和部分n++区13，形成接触槽12。

具体地，对钝化层9的第五预设位置进行刻蚀，并对第五预设位置下方对应位置的绝缘层8和第二氧化层6进行刻蚀，分别裸露出沟槽两侧部分p++区14和部分n++区13，形成两条平行于沟槽的接触槽12。接触槽12用于使得后续形成的金属层10与晶圆基片2上的每一个p++区14和n++区13均接触连接。为了更进一步的确定金属层与晶圆基片2上的p++区14和n++区13接触连接，可在对接触槽进行刻蚀时，进一步对接触槽下方对应的p++区14和n++区13刻蚀一部分(并不将p++区14和n++区13刻蚀穿透)，以确保对应位置的第二氧化层没有残留。

步骤s112，在接触孔内以及钝化层9上沉积金属层10，形成源极。优选地，金属层10材料为铝。

以上为形成具有三维沟道的复合栅igbt芯片上表面结构的工艺步骤，在实际生产过程中，igbt芯片的下表面也需要形成一定的结构，图2示出了本发明实施例一中具有三维沟道的复合栅igbt芯片背面结构的制作方法流程图。参照图2，形成背面结构步骤如下。

步骤s201，在晶圆基片2的下表面注入n型杂质，并使其扩散形成缓冲层3。

具体地，在晶圆基片2的下表面注入n型杂质，n型杂质的注入剂量为1×10¹²cm^-2至1×10¹³cm^-2，并对n型杂质进行推进扩散，使其在晶圆基片2下表面形成一层均匀的缓冲层3。

步骤s202，在缓冲层3中注入p型杂质，并使其扩散形成阳极层4。

具体地，在缓冲层3中注入p型杂质，p型杂质的注入剂量为1e13至2e14cm-2，并对p型杂质进行推进扩散，使其在缓冲层3上形成阳极层4，其结深约为0.5um至4um。

步骤s203，在所述阳极层4上形成背部金属层11。

需要说明的是，具有三维沟道的复合栅igbt芯片上表面的结构的形成过程与背面结构的形成过程可同步进行，例如，步骤s201可与步骤s101同步进行，步骤s202可与步骤s103同步进行，步骤s203可与步骤s112同步进行。

需要说明的是，本发明中所有杂质的扩散过程均不仅包括纵向扩散，还包括横向扩散。本发明中的平面栅极和沟槽栅极均采用自对准工艺实现，减少多次光刻对准带来的工艺偏差，降低工艺成本。

图4示出了利用本发明实施例一中具有三维沟道的复合栅igbt芯片制作方法制成的具有三维沟道的复合栅igbt芯片的结构示意图。

应用本发明实施例提供的具有三维沟道的复合栅igbt芯片的制作方法，通过同一工艺制程将平面栅与沟槽栅整合于同一芯片上形成三维沟道，使得制成的复合栅igbt芯片的栅极既包括平面栅又包括沟槽栅，因此利用本发明制作方法制成的igbt芯片既具有较好的耐压性，同时也增大了沟道密度，从而大幅度提升了芯片电流密度。同时利用本发明制作方法制成的具有三维沟道的复合栅igbt芯片，通过将第一氧化层1的厚度设置为比第二氧化层6的厚度大，来增大非沟道区的栅氧化层厚度，从而降低igbt芯片的输出电容，减小igbt芯片开关时的寄生电容效应。本发明形成的三维沟道中的平面栅极和沟槽栅极在工作时可通过金属，使得平面栅极与沟槽栅极共同作为igbt芯片的栅极，并实现平面栅极与沟槽栅极的同时开启与关断。

实施例二

为解决现有技术中存在的上述技术问题，本发明实施例还提供了另外一种具有三维沟道的复合栅igbt芯片的制作方法。

图5示出了利用本发明实施例二中具有三维沟道的复合栅igbt芯片制作方法制成的具有三维沟道的复合栅igbt芯片的结构示意图。

实施例方法是在实施例一的基础上在步骤s102和步骤s103之间添加了步骤1021，具体如下：

步骤1021，将n型杂质注入到裸露的晶圆基片2的第二预设位置，并使其扩散第三结深形成n阱15，第三结深大于第一结深。

此时，步骤103则相应应为：将p型杂质注入到n阱15中与第二预设位置对应的位置，并使其扩散第一结深形成p阱5。其他步骤与实施例一相同，在此不再对其进行赘述。

需要说明的是，在后续对杂质进行推进扩散分别形成p阱5、p++区14和n++区13时，之前形成的n阱15也会相应的进行再次扩散，最终制成的具有三维沟道的复合栅igbt芯片的n阱15应为包围在p阱5外侧的，最后不再进行扩散的n阱15部分。相应p阱5为与原n阱15相重叠，但不p++区14和n++区13重叠的部分。

本实施例中所有杂质的扩散过程也包括纵向扩散和横向扩散。

应用本发明实施例，在实施例一达到的有益效果的基础上，还在p阱5基础外围增加了一层n型掺杂区，进一步增加了具有三维沟道的复合栅igbt芯片在漂移区的电导调制效应。

虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的保护范围，仍须以所附的权利要求书所界定的范围为准。