本发明涉及半导体制造领域，尤其涉及一种闪存单元、闪存阵列及其操作方法。
背景技术：
闪存(flashmemory)是一种非易失性的存储器，其具有即使断电存储数据也不会丢失而能够长期保存的特点。故近年来闪存的发展十分迅速，并且具有高集成度、高存储速度和高可靠性的闪存存储器被广泛应用于包括电脑、手机、服务器等电子产品及设备中。
在对闪存的性能进行改进与优化时，首先针对的就是构成闪存存储器的每个闪存单元的结构或者操作原理。现有技术中，闪存单元的编程操作大多是利用沟道或者常规源端热电子注入进行编程，但是在特征尺寸不断减小的当下，受物理尺寸的限制，闪存存储器面临着如何抑制短沟道的穿通效应、如何提高编程效率以及如何降低功耗等问题。
技术实现要素：
为了解决上述闪存单元的如何抑制短沟道的穿通效应、如何提高编程效率以及如何降低功耗的问题。本发明提供了一种闪存单元、闪存阵列及其操作方法。
本发明提供了一种闪存单元，包括：
衬底，所述衬底中形成有n型的第一掺杂区和p型的第二掺杂区；
存储位，形成在所述衬底上，并位于所述第一掺杂区和所述第二掺杂区之间的区域，所述存储位包括一浮栅和一控制栅，所述浮栅形成在所述衬底上，所述控制栅位于所述浮栅的上方；
其中，所述存储位以及位于所述存储位两侧的第一掺杂区和第二掺杂区共同用于构成闪存单元的存储结构，所述第一掺杂区用于构成所述存储结构的漏区，所述第二掺杂区用于构成所述存储结构的源区。
优选的，所述闪存单元具有两个所述存储位；其中，所述衬底中设置有两个所述第一掺杂区和一个所述第二掺杂区，两个所述第一掺杂区分别布置在所述第二掺杂区的两侧；以及，两个所述存储位分别形成在第二掺杂区两侧，并分别位于所述第二掺杂区和所述第一掺杂区之间。
优选的，还包括一擦除栅，形成在所述第二掺杂区的上方，并位于两个所述存储位之间；所述存储位还分别包括一形成在所述衬底上的字线栅，所述字线栅位于所述控制栅和所述浮栅远离所述擦除栅的一侧；所述浮栅和所述控制栅在靠近所述字线栅的侧壁上以及字线栅的底部形成有字线栅介质层。
优选的，所述控制栅在靠近所述擦除栅的侧壁上形成有擦除栅侧墙，以防止擦除时控制栅与擦除栅之间发生击穿。
优选的，所述第一掺杂区位于所述字线栅远离所述浮栅一侧的衬底中，并且所述第一掺杂区未扩散至所述浮栅的下方，以使所述第一掺杂区和所述浮栅没有交叠区域。
优选的，所述衬底为p型的衬底。
本发明还提供了一种闪存阵列，所述闪存阵列包括多个所述的闪存单元。
优选的，所述闪存阵列中，同一行中的所有所述闪存单元的源极相互连接，同一列中的所有所述闪存单元的漏极均连接至同一位线上。
优选的，所述闪存单元具有两个所述存储结构；以及，所述闪存单元还包括一擦除栅，所述擦除栅位于两个所述存储结构之间，并且，同一行中的所有所述闪存单元的擦除栅相互连接。
优选的，所述闪存单元具有两个所述存储结构，两个所述存储结构沿着列方向排布，并且同一行中的多个闪存单元中，多个所述存储结构呈两行排布；其中，同一行中的所有所述存储结构的字线栅相互连接，同一行中的所有所述存储结构的控制栅相互连接。
本发明还提供了一种所述的闪存阵列的编程方法，包括：
选择需要编程的存储结构，在对应的漏极上施加第一编程电压，在对应的字线栅上施加第二编程电压，在对应的控制栅上施加第三编程电压，对应的源极和对应的擦除栅接地；其中，
所述第一编程电压小于所述第二编程电压；
所述第二编程电压小于所述第三编程电压。
优选的，所述第一编程电压的范围为2v～6v。
优选的，所述第二编程电压的范围为3v～7v。
优选的，所述第三编程电压的范围为10v～14v。
本发明还提供了一种所述的闪存阵列的擦除方法，包括：
在每个所述闪存单元的擦除栅上施加第一擦除电压，每个所述存储结构的控制栅上施加第二擦除电压，每个所述存储结构的源极、漏极和字线栅均接地；其中，
所述第一擦除电压为正电压，所述第二擦除电压为负电压。
优选的，所述第一擦除电压的范围为6v～10v。
优选的，所述第二擦除电压的范围为-9.5v～-5.5v。
本发明还提供了一种所述的闪存阵列的读取方法，包括：
选择需要读取的存储结构，在对应的漏极上施加第一读取电压，在对应的字线栅上施加第二读取电压，在对应的控制栅上施加第三读取电压，对应的源极和对应的擦除栅接地；其中，
所述第一读取电压小于所述第二读取电压；
所述第二读取电压小于所述第三读取电压。
优选的，所述第一读取电压的范围为0.6v～1v。
优选的，所述第二读取电压的范围为2v～3v。
优选的，所述第三读取电压的范围为5v～7v。
本发明所提供的一种闪存单元、闪存整列及其操作方法，将隧穿场效应晶体管(tfet)应用于闪存存储器中，利用带带隧穿原理实现沟道的导通及闪存单元的编程，从而实现了对短沟道的穿通效应的抑制效果、编程效率的提高以及整体功耗的进一步降低，并且本发明所提供的闪存单元更容易实现尺寸的缩小，对今后闪存存储器的存储空间的缩减及存储容量的提升具有推动作用。
附图说明
图1是本发明一实施例中一种闪存单元的示意图；
图2是本发明一实施例中另一种闪存单元的示意图；
图3是本发明一实施例编程过程中的n-tfet的能带结构示意图；
图4是本发明一实施例中闪存阵列的俯视示意图。
具体实施方式
如背景技术所述现有的闪存存储器的编程操作大多是利用沟道或者常规源端热电子注入进行编程，面临着如何抑制短沟道的穿通效应、如何提高编程效率以及如何降低功耗等问题。
本发明提出将隧穿场效应晶体管(tunnelingfield-effecttransistor，tfet)应用于闪存存储器中，以解决上述问题。
以下结合附图和具体实施例对本发明提出的一种闪存单元、闪存阵列及操作方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1是本发明一实施例中一种闪存单元的示意图，参考图1所示，所述闪存单元包括：衬底100，所述衬底100中形成有n型的第一掺杂区101和p型的第二掺杂区102；
存储位200，形成在所述衬底100上，并位于所述第一掺杂区101和所述第二掺杂区102之间的区域，所述存储位200包括一浮栅201和一控制栅202，所述浮栅201形成在所述衬底100上，所述控制栅202位于所述浮栅201的上方；
其中，所述存储位200以及位于所述存储位200两侧的第一掺杂区101和第二掺杂区102共同用于构成闪存单元的存储结构，所述第一掺杂区101用于构成所述存储结构的漏区，所述第二掺杂区102用于构成所述存储结构的源区。
具体的，所述衬底例如可以为硅衬底，所述浮栅201和控制栅202例如可以采用多晶硅材料，本领域的技术人员可根据需要自行选择，本发明在此不作限制。
应当说明的是，隧穿效应晶体管与传统的mosfet不同，传统mosfet是利用外加栅压使得器件的沟道区由耗尽状态转变成反型状态，进而由积累的感应电荷形成导通源漏的导电沟道。而tfet是利用外加栅压使得器件的沟道区能带结构弯曲，进而源区的电载流子以带带隧穿(bandtobandtunneling)的方式进入沟道，从而实现源漏的导通。
因此，tfet的源区和漏区的掺杂方式也与mosfet不同，tfet的源区和漏区要求是两种不同的掺杂类型，例如n型tfet的源区为p型掺杂区，漏区为n型掺杂区，并且tfet的沟道的导电类型是取决于发生隧穿效应的载流子类型，而非取决于沟道区的反型状态，故对其衬底的掺杂类型并没有直接要求，但是为了使得栅极的外加栅压能够有效的改变沟道区衬底的能带结构，因此通常可采用例如本征硅、轻掺杂的n型硅或者轻掺杂的p型硅(掺杂浓度远小于源区和漏区的掺杂浓度)等，其中，轻掺杂是指半导体的费米能级接近本征费米能级的半导体。
作为优选的方案，所述衬底为p型的衬底。本实施例中，所述第一掺杂区101中例如为n型，则相应的所述第二掺杂区102中为p型，进而，所述衬底100优选为轻掺杂的p型硅衬底，由于所述第一掺杂区101构成tfet的漏区，所述第二掺杂区102构成tfet的源区，故源区的电子隧穿至沟道区并到达漏区，故本实施例图1所示的闪存单元所采用的tfet实质上是n型tfet(n-tfet)。另外，针对图1所示的闪存单元，也可选择在所述衬底中形成n阱，且所述第一掺杂区和所述第二掺杂区形成在所述n阱中的方案。具体的，所述n阱为轻掺杂的n型硅(掺杂浓度远小于源区和漏区的掺杂浓度)。所述n阱作为沟道与上述p型衬底作为沟道的导通原理相同，故不再赘述。也就是说，本实施例中tfet的沟道区并不限定为轻掺杂的p型或n型半导体材料或是例如本征硅的本征半导体材料，本领域的技术人员是可以根据不同的需要选择合适的掺杂类型的。
作为优选的方案，图2是本发明一实施例中另一种闪存单元的示意图，参考图1所示，所述闪存单元具有两个对称的所述存储位31/32；其中，所述衬底中设置有两个所述第一掺杂区21/22和一个所述第二掺杂区23，两个所述第一掺杂区21/22分别布置在所述第二掺杂区23的两侧；以及，两个所述存储位31/32分别形成在第二掺杂区23两侧，并分别位于所述第二掺杂区23和所述第一掺杂区21/22之间。
具体的，参考图2所示，图2中闪存单元的衬底、第一掺杂区和第二掺杂区的掺杂类型均可以直接参考并采用上述的包含一个存储位的闪存单元，即本实施例中，图2所示的闪存单元的衬底1例如也可以为轻掺杂的p型硅衬底，第一掺杂区21/22例如为n型，则相应的第二掺杂区23为p型。
本实施例中，存储位31位于第一掺杂区21和第二掺杂区23之间，所述存储位31包括了浮栅311和控制栅312；存储位32位于第一掺杂区22和第二掺杂区23之间，所述存储位32包括了浮栅321和控制栅322。可见两个存储位31/32分别以第一掺杂区21/22作为漏区，而共用了第二掺杂区21作为源区，形成了有一定重叠部分的两个存储结构，进而这样形成的闪存单元，相比仅包括一个存储结构的闪存单元，能够节省空间，从而起到提高存储密度及存储容量的效果。
作为优选的方案，所述闪存单元还包括一擦除栅4，形成在所述第二掺杂区23的上方，并位于两个所述存储位31/32之间；所述存储位31/32还分别包括一形成在所述衬底上的字线栅313/323，所述字线栅313/323位于所述浮栅311/321和所述控制栅312/322远离所述擦除栅4的一侧；所述浮栅311/321和所述控制栅312/322在靠近所述字线栅313/323的侧壁上以及字线栅313/323的底部形成有字线栅介质层301。
具体的，继续参考图2所示，本实施例中，所述擦除栅4形成在所述第二掺杂区23的上方，并位于两个所述存储位31/32之间。所述擦除栅4用于实现对两个存储位31/32的擦除操作，详细情况将在之后进行详细说明，由此可见本实施例中闪存单元的两个存储位31/32还共用了同一个擦除栅4，进而也能起到节省空间的效果。在所述字线栅313/323分别施加电压以实现对两个存储位的tfet的沟道的导通与截止的状态控制，所述浮栅311/321和所述控制栅312/322在靠近所述字线栅313/323的侧壁上以及字线栅313/323的底部形成有字线栅介质层301以起到隔离字线栅和衬底以及控制栅浮栅的作用。
作为优选的方案，所述控制栅312/322在靠近所述擦除栅4的侧壁上形成有擦除栅侧墙304。
具体的，所述控制栅312/322在靠近所述擦除栅4的侧壁上形成有擦除栅侧墙304，以实现控制栅312/322与擦除栅4之间的绝缘隔离，以防止擦除时控制栅312/322与擦除栅4之间发生击穿。所述擦除栅侧墙304例如为氧化硅层，进一步的，所述浮栅311/321与所述擦除栅4之间还形成有一擦除栅氧化层305，所述擦除栅氧化层305延伸形成在所述擦除栅侧墙304与所述擦除栅4之间。所述擦除栅氧化层305在后续的擦除过程中，作为隧穿氧化层，浮栅311/321上的电子将穿越所述擦除栅氧化层305从而到达擦除栅4上，以实现存储结构的擦除过程，以及所述控制栅312/322上还形成有顶层介质层306。可以理解的是，所述擦除栅侧墙304、擦除栅氧化层305和顶层介质层306均可以例如为氧化硅层，且本实施例及图2中仅为了便于区分进行了示意性的划分，实际形成过程中，本领域技术人员可以根据需要自行确定具体的形成方法及形成顺序等。
作为优选的方案，所述第一掺杂区21/22位于所述字线栅313/323远离所述浮栅311/321一侧的衬底中，并且所述第一掺杂区未扩散至所述浮栅的下方，以使所述第一掺杂区21/22和所述浮栅311/321没有交叠区域。
具体的，继续参考图2所示，本实施例中，例如第一掺杂区21位于字线栅313远离所述浮栅311一侧的衬底中，并且所述第一掺杂区21未扩散至所述浮栅311的下方，以使所述第一掺杂区21和所述浮栅311没有交叠区域。采用这种结构的原因在于，浮栅结构在擦除后，其电势相应升高，进而在沟道区-源区(本实施例中即可视为pn结)产生感应电场，使得漏源的电流发生改变，即导致漏电流的异常，进而会导致对闪存单元的存储状态进行判断时发生误读的问题。采用本实施例中所提供的结构，将漏区与沟道区分开，从而有效地避免了因浮栅擦除而对于漏电流的影响，从而能够保证存储状态判断的准确性。
此外，不难理解的是，所述第一掺杂区21/22上可以分别连接有一位线211/221，以便于后续实现第一掺杂区的互连及控制。所述浮栅311/321与衬底1之间、所述擦除栅4与衬底1之间均形成有一介质层302，所述介质层302从浮栅311/312下方延伸连接至所述擦除栅4的下方，进而在浮栅311/321与衬底1之间形成一界面势垒区，从而使得沟道区的电子只有在编程时才能穿越并注入浮栅311/321。而浮栅311/321与控制栅312/322之间还具有一夹层介质层303，所述夹层介质层303，例如可以为依次层叠的氧化硅层、氮化硅层和氧化硅层的多层结构，即为ono结构。
为了更清楚、更具体地体现本发明采用tfet所具有的优点，以下针对隧穿场效应晶体管的结构及工作原理作了详细说明。
图3是本发明一实施例编程过程中的n-tfet的能带结构示意图，参考图1和图3所示，tfet的沟道导通原理与mosfet不同，图中的n-tfet采用的是轻掺杂的p型沟道，在关断状态下，即不施加栅极电压的情况下，位于n-tfet源区的价带电子无法穿越禁带；而编程状态下，即在栅极(对应闪存单元中的控制栅)施加栅极电压的情况下，沟道区的能带结构受到栅极电压的影响，沟道区的能带整体弯曲下拉，进而在沟道区和源区交界处，沟道区的导带底低于源区的价带顶，且势垒的宽度减少，在达到一定程度后，带带隧穿(bandtobandtunneling)的发生就成为了可能，使得源区的价带电子隧穿至沟道区的导带上。并且在外加源漏电压之后，能带的弯曲处会产生很大的电压降，进而会产生很强的横向电场，使得进入沟道区的电子加速而产生热电子热电子在控制栅电场的作用下进入浮栅中，从而实现闪存单元的编程。
考虑到现今器件的尺寸不断缩小的背景，mosfet极容易发生短沟道效应导致的源漏穿通，进而产生很大的源漏电流，影响mosfet器件的功能的正常使用。相比之下，tfet器件处于关断状态时，隧穿结处势垒宽度较大，隧穿难以发生，以及，源漏之间只存在反向泄露电流，且泄露电流很小，例如小于1015a/μm。进而，基于tfet对源漏穿通效应具有较好的抑制效果，缩小基于teft器件的闪存单元尺寸也变得更易实现。
此外，对基于tfet的闪存存储器编程时，沿沟道方向的最大横向电场位于源区和沟道交界处，电子从源极注入至沟道后，就会在源区和沟道交界处受到加速而产生热电子从而获取足以跨越介质层302的能量，故电子注入浮栅的效率更高，实现了源端热电子编程，编程效率提升，并缩短了编程时间，从而降低了整体功耗。
基于上述的闪存单元，本实施例中还提供了一种闪存阵列，所述闪存阵列包括多个上述的闪存单元。图4是本发明一实施例中闪存阵列的俯视示意图，为了更为清楚充分地展示闪存阵列的排列方式，图4中示意性的展示了3行8列的闪存阵列(3行指的是有3行擦除栅)，即本实施例中，所述闪存阵列包括3行和8列共计24个所述闪存单元，其中，同一行中的所有所述闪存单元的源极相互连接，同一列中的所有所述闪存单元的漏极均连接至同一位线上。
作为优选的方案，所述闪存阵列中所采用的闪存单元均具有两个所述存储结构，两个所述存储结构沿着列方向排布，并且同一行中的多个闪存单元中，多个所述存储结构呈两行排布；其中，同一行中的所有所述存储结构的字线栅相互连接，同一行中的所有所述存储结构的控制栅相互连接。所述闪存单元还包括一擦除栅，所述擦除栅位于两个所述存储结构之间，并且，同一行中的所有所述闪存单元的擦除栅相互连接。
具体的，参考图4所示，为了便于理解及与闪存单元的结构相对应，对图4中第一行所示的闪存单元各个结构进行了标注。应当说明的是，结合闪存单元的结构可知，第一掺杂区和第二掺杂区均是位于衬底中的，其中，第一掺杂区欲与同一列的闪存单元的第一掺杂区相互连接，必须要跨越第二掺杂区，故本实施例中，将第一掺杂区连接一位线211/221，通过所述位线211/221将连接线抬高至高于闪存单元顶部的位置，从而实现了漏区的互连；相比之下，第二掺杂区仅需要与同一行的其他闪存单元的第二掺杂区相连，故可对第二掺杂区在衬底上进行延伸连接就可以实现源区的互连，并且，考虑到擦除栅会覆盖所述第二掺杂区，故在图4所示的右侧，延伸了一段距离，使得第二掺杂区的部分暴露在外，进而通过该区域实现电极引出；此外，本实施例中的控制栅、字线栅和擦除栅也均采用了与第二掺杂区相同的连接方式，即通过控制栅、字线栅和擦除栅在同一行方向上的延伸，直接实现同一行的闪存单元的互连。
以及，本实施例中还提供了所述闪存阵列的操作方法，具体的，所述闪存阵列的操作方法包括编程方法、擦除方法和读取方法。本领域技术人员可以理解的是，本实施例中所提供的闪存单元存在两个存储位，因此在进行例如编程和读取操作时，是可以以每个存储位进行的，而并非只能同时对每个闪存单元的两个存储位进行操作。以下结合具体实施例对本发明所提供的闪存阵列的操作方法作详细说明。
首先，本实施例中提供了一种对所述闪存阵列编程的方法，包括：选择需要编程的存储结构，在对应的漏极上施加第一编程电压，在对应的字线栅上施加第二编程电压，在对应的控制栅上施加第三编程电压，对应的源极和对应的擦除栅接地；其中，所述第一编程电压小于所述第二编程电压；所述第二编程电压小于所述第三编程电压。
作为优选的方案，参考图4所示的闪存阵列，其中被虚线圆形框所标注出的存储结构a即为被选中需要编程的存储结构，在其对应的漏极上施加第一编程电压，所述第一编程电压的范围在2v至6v之间，本实施例中例如为4v；在其对应的字线栅上施加第二编程电压，所述第二编程电压的范围在3v至7v之间，本实施例中例如为5v；在其对应的控制栅栅施加第三编程电压，所述第三编程电压的范围在10v至14v之间，本实施例中例如为12v；以及，将所有存储结构的源极和擦除栅接地，所有其他的存储结构的漏极、字线栅和控制栅均接地。
应当说明的是，本实施例中，由于闪存阵列中同一行的存储结构的擦除栅是相连的、源极是相连的、字线栅是相连的以及控制栅是相连的，故默认了与被选中的存储结构在同一行上的其它存储结构的擦除栅、源极、字线栅及控制栅上施加的电压与被选中的存储结构是一致的；同样的，由于闪存阵列中同一列的存储结构的漏极是相连的，故与被选中的存储结构在同一列上的其它存储结构，其漏极上施加的电压与被选中的存储结构是一致的。
进而，通过以上的操作方法，使得仅被选中的存储结构中tfet结构发生带带隧穿而导通，并通过热电子注入的方式向浮栅注入电子，进而达到闪存阵列有选择性的编程的目的。与此同时，闪存阵列中其他未被选中的存储结构中未施加电压的字线栅、控制栅及源漏极均接地，其目的是使得其他未选中的存储结构关断。
其次，本实施例中提供了一种对所述闪存阵列擦除的方法，包括：在每个所述闪存单元的擦除栅上施加第一擦除电压，每个所述存储结构的控制栅上施加第二擦除电压，每个所述存储结构的源极、漏极和字线栅均接地；其中，所述第一擦除电压为正电压，所述第二擦除电压为负电压。
作为优选的方案，参考图4所示的闪存阵列，其中被虚线圆形框所标注出的存储结构a所在的一行即为被选中需要擦除的一行的闪存单元，在所述闪存单元的擦除栅上施加第一擦除电压，所述第一擦除电压为正电压，其范围为6v至10v，本实施例中例如为8v；在其所在的闪存单元对应的控制栅上施加第二擦除电压，所述第二擦除电压为负电压，其范围为-9.5v至-5.5v，本实施例中例如为-7.5v；以及，其余未施加电压的源极、字线栅及位线栅均接地。本实施例中，闪存单元的擦除原理是基于fowler-nordheim隧穿(简称为fn隧穿)，通过在擦除栅上施加正电压，在控制栅上施加负电压，使得浮栅与擦除栅之间的势垒宽度变窄至浮栅中积累的电子能够利用fn隧穿的方式穿过所述势垒进入擦除栅中，进而完成了一行闪存单元的擦除。
最后，本实施例中还提供了一种对所述闪存阵列读取的方法，包括：选择需要读取的存储结构，在对应的漏极上施加第一读取电压，在对应的字线栅上施加第二读取电压，在对应的控制栅上施加第三读取电压，对应的源极和对应的擦除栅接地；其中，所述第一读取电压小于所述第二读取电压；所述第二读取电压小于所述第三读取电压。
作为优选的方案，参考图4所示的闪存阵列，其中被虚线圆形框所标注出的存储结构a即为被选中需要读取的存储结构，其中被虚线框所标注出的存储结构即为被选中需要读取的存储结构，在需要读取的存储结构的漏极上施加第一读取电压，所述第一读取电压的范围在0.6v～1v之间，本实施例中例如为0.8v；在需要读取的存储结构的字线栅上施加第二读取电压，所述第二读取电压的范围在2v～3v之间，本实施例中例如为2.5v；在要读取的存储结构的控制栅上施加第三读取电压，所述第三读取电压的范围在5v～7v之间，本实施例中例如为6v；以及，被选中需要读取的存储结构的源极和擦除栅接地，而闪存阵列中其它未被选中的存储结构的擦除栅、源极、字线栅及控制栅均接地，闪存阵列中其它未被选中的存储结构的漏极均接地。本实施例中，闪存单元的读取原理在于，在控制栅施加较小的正偏压(该偏压大小不会导致对闪存结构进行误编程)后，浮栅上存储的电子的多少会影响耦合到浮栅上的电势，例如当浮栅上存在电子时，施加在控制栅上的电压就会被浮栅上的电子吸收，进而对沟道的影响较小，也就影响到了漏端读出的电流，故根据漏端读出的电流大小，就能够反映浮栅上存储电子的多少，并通过判断实现两种存储状态的区分，进而可以实现存储结构的读取功能。
综上所述，本发明所提供的一种闪存单元、闪存整列及其操作方法，将隧穿场效应晶体管(tfet)应用于闪存存储器中，利用带带隧穿原理实现沟道的导通及闪存单元的编程，从而实现了对短沟道的穿通效应的抑制效果、编程效率的提高以及整体功耗的进一步降低，并且本发明所提供的闪存单元更容易实现尺寸的缩小，对今后闪存存储器的存储空间的缩减及存储容量的提升具有推动作用。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些改动和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变动在内。