本发明整体涉及半导体设备，并且具体地涉及光电设备及其制造。
背景技术：
垂直腔面发射半导体激光器(VCSEL)为半导体激光器，其中在垂直于基板的方向上从激光器的顶部或底部发出高度定向的激光辐射。VCSEL被制造成单个激光器或激光器阵列，并且它们能够具有高发射功率。
技术实现要素：
下文描述的本发明的实施方案提供了用于制造VCSEL的改进方法以及通过此类方法制成的VCSEL。
因此，根据本发明的一个实施方案，提供了一种光电设备，该光电设备包括半导体基板与第一组外延层，该第一组外延层形成在该基板的区域上，从而限定下分布布拉格反射器(DBR)叠堆。第二组外延层形成在第一组之上，从而限定量子阱结构，并且第三组外延层形成在第二组之上，从而限定上部DBR叠堆。至少第三组外延层容纳在台面中，该台面具有垂直于外延层的侧面。电介质涂层在容纳第三组外延层的该台面的至少一部分的侧面之上延伸。将电极耦接到外延层以便将激发电流施加至量子阱结构。
在一些实施方案中，电介质涂层不在台面的上表面之上延伸。
除此之外或另选地，该设备包括形成于第三组外延层内的限制层。限制层包括中心部分和外围部分，该中心部分包含半导体材料，该外围部分围绕中心部分并且包含电介质材料。在一个实施方案中，电介质涂层从台面的上表面向下延伸至限制层。除此之外或另选地，半导体材料包括AlxGa1-xAs，其中x不超过0.92。除此之外或另选地，限制层的厚度超过50nm。在公开的实施方案中，电介质材料的折射率不超过1.6。在一个实施方案中，电介质材料包括二氧化硅(SiO2)。在另一种修改形式中，外围部分包括密封腔。
根据本发明的一个实施方案，还提供了一种光电设备，该光电设备包括半导体基板与第一组外延层，该第一组外延层形成在基板的区域上，从而限定下分布布拉格反射器(DBR)叠堆。第二组外延层形成在第一组之上，从而限定量子阱结构，并且第三组外延层形成在第二组之上，从而限定上部DBR叠堆。限制层形成于第三组外延层内，并且包括中心部分和外围部分，该中心部分容纳于台面下方并且包含半导体材料，该外围部分围绕中心部分并且包含具有不超过1.6的折射率的电介质材料。将电极耦接到外延层以便将激发电流施加至量子阱结构。
根据本发明的一个实施方案，还提供了一种用于制造光电设备的方法。该方法包括将第一组外延层沉积于半导体基板的区域上，以限定下分布布拉格反射器(DBR)叠堆。将第二组外延层沉积于第一组之上，从而限定量子阱结构。将第三组外延层沉积于第二组之上，从而限定上部DBR叠堆，并且使包含半导体材料的限制层包括在上部DBR叠堆内。蚀刻第三组外延层以限定台面，该台面具有垂直于外延层并且从上部DBR叠堆的上表面向下延伸至限制层的侧面。用电介质涂层涂覆台面的侧面。在涂覆台面的侧面后，对限制层进行处理，以便将限制层的外围部分转变为电介质材料，同时使半导体材料保留在限制层的中心部分，该中心部分被外围部分围绕。将电极耦接到外延层以便将激发电流施加至量子阱结构。
在一个公开的实施方案中，转变外围部分包括：蚀刻外围部分以便在台面下方形成腔；以及将电介质材料的适形涂层施加至腔。
在另一个实施方案中，转变外围部分包括：蚀刻外围部分以便在台面下方形成腔；以及将电介质材料的非适形涂层施加至光电设备以便用电介质材料密封该腔的入口，从而保留填充有气体的腔。
结合附图，从下文中对本发明的实施方案的详细描述将更完全地理解本发明，在附图中：
附图说明
图1为根据本发明的一个实施方案例示性地示出用于制造VCSEL的方法的流程图；
图2为根据本发明的一个实施方案的沉积步骤之后的VCSEL的例示性截面图；
图3A为根据本发明的一个实施方案的局部p-DBR叠堆的例示性截面图；
图3B为根据本发明的一个实施方案示出受控的台面蚀刻工艺的工艺参数；
图4为根据本发明的一个实施方案的在台面蚀刻步骤之后的VCSEL的例示性截面图；
图5A-5B为根据本发明的一个实施方案的在涂覆步骤之后的VCSEL的例示性截面图；
图6为根据本发明的一个实施方案的在氧化步骤之后的VCSEL的例示性截面图；
图7为根据本发明的一个实施方案的在腔蚀刻步骤之后的VCSEL的例示性截面图；
图8为根据本发明的一个实施方案的在腔填充步骤之后的VCSEL的例示性截面图；
图9为根据本发明的一个实施方案的在腔密封步骤之后的VCSEL的例示性截面图；并且
图10为根据本发明的一个实施方案的n-DBR蚀刻步骤之后的VCSEL的例示性截面图。
具体实施方式
概述
垂直腔面发射半导体激光器(VCSEL)通常包括n型GaAs基板，其中n-DBR叠堆被沉积于n型GaAs基板上。n-DBR是指包括重复的n型AlGaAs层对的分布式布拉格反射器，其中层对中的一层具有较低Al的含量，另一层具有较高的Al含量。每层的厚度为VCSEL发射的光线的局域波长的四分之一。然后，将量子阱(QW)叠堆沉积于n-DBR叠堆上。QW叠堆包括例如一个或多个由GaAs势垒隔开的InGaAs层，并且两侧被AlGaAs限制层围绕。InGaAs层和GaAs势垒可各自为8nm厚(例如)，而限制层为约120nm厚。然后将p-DBR叠堆(包括若干具有低Al含量和高Al含量的p型四分之一波AlGaAs层对)沉积于QW叠堆上。将片型接地电极沉积于n型基板上，并且将图案化电极沉积于p-DBR叠堆上，其中中间的开口用作VCSEL辐射的出口。
高级VCSEL采用横向氧化以将电流和光辐射限制在VCSEL内。电流限制将载流子引入VCSEL的QW叠堆的有效区域中严格限定的体积内，并且光学限制以精确的模式控制由VCSEL产生的辐射的光学模式。
在常用的横向氧化方法中，将具有非常高的摩尔含量的铝(高达98％的Al和2％的Ga)的非常薄的AlGaAs材料层(通常为30nm厚)插入VCSEL外延叠堆的内部，一般插入p-DBR叠堆的内部并且尽可能靠近QW叠堆。在将p-DBR叠堆蚀刻到台面状结构的至少限制层下方之后，将设备插入氧化炉中，该氧化炉通常处于H2O蒸汽的气氛中。由于限制层的Al含量较高，因此该层的氧化速度将快于AlGaAs叠堆的其它层。通过控制氧化工艺步骤的时间和温度，形成透明并且电隔离的氧化物层，其中氧化物从台面壁延伸到氧化物层中。保留的非氧化区域限定了VCSEL的光学孔，其继而限定了VCSEL的高斯光束的束腰。光学限制源于非氧化区域比周围氧化物具有更高的折射率的事实。它还将VCSEL的电流约束在非氧化区域中。
尽管如上所述的横向VCSEL氧化广泛应用于VCSEL的制造中，但是它存在若干挑战：
1.难以充分控制氧化炉中的均匀性和气体流速。
2.氧化过程使Al0.98Ga0.02As限制层通常收缩10％。为避免VCSEL的半导体叠堆中形成过大的应力，该层的厚度不应超过30nm。
3.通常使用MOCVD(茂金属化学气相沉积)方法生长的限制层可表现出若干纳米的厚度变化，该厚度变化造成层厚发生较大的相对变化。还可由于工艺而表现出变化的Al含量。
4.层厚、Al含量和工艺参数(温度和气流)的不均匀性的组合可导致非氧化孔的横向几何形状产生较大波动。继而导致VCSEL的重要性能参数诸如其斑点大小和数值孔径产生较大波动。相关联的VCSEL制造过程中的产量损失可能很大。
5.除控制Al0.98Ga0.02As限制层的厚度的问题之外，该层受到工艺问题的影响：
a.难以找到氧化过程中区分限制层与p-DBR叠堆中的其它层的操作点，因为其中一些层也可具有约90％的Al含量。
b.难以控制具有此类高Al含量的层的氧化速率。但是，如果减少Al含量以更好地控制氧化过程，将导致更难以区分p-DBR叠堆中的其它层。
本文所述的本发明的实施方案解决了上述处理难题，能够生成具有不同组分的得到良好控制的隔离层，同时减小对半导体叠堆的其余部分的不利影响。这继而能够生成横向形状和尺寸高度受控并且准确的VCSEL光学孔，从而导致处于严格的光学性能指标范围内的VCSEL的产量增加。
所公开的实施方案使用受控蚀刻工艺将VCSEL台面蚀刻到限制层下方，其随后将转变成围绕限制层的中心非转化部分的隔离层。在蚀刻之后，台面壁接收保护性电介质涂层，从而放宽了与隔离层相关的材料和工艺约束两者。限制层材料和工艺的若干选择如下文所述。受控蚀刻包括在两种蚀刻化学物质之间进行切换，这两种蚀刻化学物质对p-DBR叠堆中的不同的层具有不同的选择性，该选择性取决于这些层的Al含量。发生蚀刻化学物质之间的切换以响应于来自工艺传感器的信号，该工艺传感器监视蚀刻室中蚀刻产物中的一者或多者(例如，Al和/或Ga)的浓度。受控蚀刻能够在p-DBR叠堆的选定层处或叠堆中专用的蚀刻停止层处终止蚀刻。另选地，蚀刻可以对DBR叠堆不具有选择性，但是对p-DBR叠堆的蚀刻停止层具有选择性，从而通过蚀刻停止层终止蚀刻。
在台面蚀刻之后，用电介质涂层例如SiO2或Si3N4涂覆台面。电介质涂层通过定向干法蚀刻诸如反应离子蚀刻(RIE)被蚀刻，该蚀刻法仅去除电介质涂层的水平部分，保留垂直部分以保护台面的侧面。
在本发明的一个实施方案中，将具有非常高的Al含量诸如Al0.98Ga0.02As的限制层结合到p-DBR叠堆中，该限制层通常为30nm厚。所谓“非常高的Al含量”是指组分AlxGa1-xAs，其中x是指Al的摩尔含量，x>0.92。台面蚀刻在该层停止。在用电介质涂层保护台面的侧面之后，开始氧化Al0.98Ga0.02As层。由于台面受到涂层保护而免于氧化过程的影响，因此Al0.98Ga0.02As的氧化可继续进行而无需担心氧化对台面p-DBR叠堆的影响。当氧化从台面壁向内达到期望的深度后，即形成用于光学和电限制所期望的非氧化孔时，氧化终止。该过程继续，使得n-DBR叠堆得到完全或部分蚀刻，然后执行标准VCSEL制造过程的剩余步骤。
在一个另选的实施方案中，将限制层AlxGa1-xAs结合到p-DBR叠堆中，其中x<0.92，诸如Al0.90Ga0.10As。我们将这种组分的限制层称为具有高Al含量(与x>0.92时的非常高的Al含量相对)。(另选地，可使用p-DBR叠堆的任何AlGaAs层以实现该目的。)由于具有高Al含量的限制层在氧化过程中的收缩率小于具有非常高的Al含量的层，因此它可以沉积至通常超过50nm的厚度。较厚的层及其较低的Al含量相比于具有非常高的Al含量的层提供了若干优势，如下文所详述。包括保护VCSEL台面在内的总体工艺与用于具有非常高的Al含量的层的工艺类似。
在另一个实施方案中，在上述台面蚀刻之后，使用湿法蚀刻将限制层部分去除，该湿法蚀刻通常包括柠檬酸和/或稀氢氟酸。在形成腔后，蚀刻终止，使得保留的非蚀刻层具有用于光学和电限制的期望的孔的横向尺寸。由此开始，可通过多种不同的方式继续该过程：
在第一实施方案中，用具有低于1.6的折射率的电介质材料填充腔。可通过氧化态Al(Al2O3为1.76)实现的低于该值的折射率的优势在于，光学孔周围的折射率越低，光学限制越出色。电介质腔填充材料的一个示例是二氧化硅(SiO2)，其折射率为1.45。通常使用原子层沉积(ALD)方法将SiO2作为高度适形的涂层沉积于腔壁上。
在完成腔的填充后，该过程继续，使得n-DBR叠堆得到完全或部分蚀刻，然后执行标准VCSEL制造过程的剩余步骤。
在一个另选的实施方案中，用电介质材料诸如SiO2或Si3N4的非适形涂层将腔的入口密封。用于非适形涂层的典型方法是等离子体增强化学气相沉积(PECVD)。由于薄腔与非适形涂层方法的组合，电介质材料在密封腔的入口之前仅渗透到腔中非常短的距离，使大部分腔填充有构成非适形涂覆过程中的环境空气的低压空气(通常为大约0.001-1Torr)。由于低压空气的折射率通常为1.00，因此它比固体电介质诸如SiO2提供了更出色的光学限制。在闭合腔之后，该过程继续，对n-DBR叠堆进行完全或部分蚀刻，然后执行标准VCSEL制造过程的剩余步骤。
工艺细节
图1-图10例示性地示出根据本发明的实施方案的用于制造VCSEL的方法。图1为工艺步骤的例示性流程图，并且图2和图4-图10为示出这些步骤的结果的例示性截面图，其中图3A-图B详细示出受控的台面蚀刻工艺。
图1为用于制造VCSEL的工艺步骤的例示性流程图20。流程图20中的每个步骤引用了剩余附图中的一个或多个图示。在沉积步骤22中，将VCSEL的半导体层(n-DBR叠堆、QW叠堆和p-DBR叠堆)沉积于基板上，沉积n电极和p电极并且使它们图案化。在台面蚀刻步骤24中，执行受控蚀刻以形成局部VCSEL台面结构。在涂覆步骤26中，将电介质涂层沉积于台面壁上并且使其图案化。在涂覆步骤26之后，该工艺分成氧化步骤28和腔蚀刻步骤30，这两个步骤属于本发明的两个另选的实施方案。
在氧化步骤28中，将具有高Al含量或非常高的Al含量的限制层部分氧化。在氧化步骤28之后，执行n-DBR蚀刻步骤36，该步骤包括完全或部分蚀刻n-DBR叠堆，然后执行VCSEL完成步骤38。
在腔蚀刻步骤30中，将横向腔蚀刻到限制层中，处于VCSEL的台面下方。在腔蚀刻步骤30之后，该工艺又分成腔填充步骤32和腔密封步骤34，这两个步骤为本发明的两个另选的实施方案。在腔填充步骤32中，使用适形涂层方法诸如原子层沉积(ALD)将一层电介质材料沉积于VCSEL上，该电介质材料通常为SiO2。由于该涂层的适形性质，因此电介质材料除覆盖VCSEL之外，完全或部分填充腔蚀刻步骤30中所形成的腔。在腔密封步骤34中，使用非适形涂覆方法诸如等离子体增强化学气相沉积(PECVD)将一层电介质材料沉积于VCSEL上，该电介质材料通常为SiO2或Si3N4。由于该涂层的非适形性质，因此电介质材料密封该腔的入口而不是填充该腔。在腔填充步骤32和腔密封步骤34之后，均执行n-DBR蚀刻步骤36和VCSEL完成步骤38。
图2为沉积步骤22之后的VCSEL 40的例示性截面图。VCSEL 40包括由n型GaAs半导体材料制成的基板42。n-DBR叠堆44已沉积于基板42上，该叠堆包括重复的n型AlGaAs层对，其中该层对中的一层具有较低的Al含量，另一层具有较高的Al含量。通常，Al含量较低的层为Al0.10Ga0.90As型，Al含量较低的层为Al0.90Ga0.10As型，但是其它组成也是可能的。每层的厚度为VCSEL发射的光线的局域波长的四分之一。
QW叠堆46已沉积于n-DBR叠堆44的顶部，该QW叠堆46包括例如两个或更多个8nm厚的InGaAs层，这些层由8nm厚的GaAs势垒隔开并且两侧被120nm厚的AlGaAs限制层围绕。p-DBR叠堆48已沉积于QW叠堆46的顶部，该p-DBR叠堆48包括重复的p型AlGaAs四分之一波层对，其中各层具有交替的低Al含量和高Al含量。
在沉积p-DBR叠堆48的过程中，将具有非常高的Al含量的AlGaAs的限制层50沉积于QW叠堆46附近。限制层50包含例如Al0.98Ga0.02As。在这种情况下，限制层50的厚度通常不超过30nm，因为氧化过程将使该层收缩约10％。由于收缩，超过30nm的厚度将使半导体叠堆中产生不可接受的应力。
在一个另选的实施方案中，限制层50包含具有高Al含量的AlGaAs，诸如Al0.90Ga0.10As。由于其Al含量较低，因此该层在氧化过程中的收缩率约为Al0.98Ga0.02As的收缩率的一半。因此，在引起与30nm厚的Al0.98Ga0.02As层所引起的半导体叠堆中的相同的机械应力之前，该层的厚度可达到60nm。较低的Al含量和较高的膜厚的优势将在图6的上下文中予以详述。
另选地，限制层50的组成和厚度类似于p-DBR叠堆48的其它AlGaAs层。
接地电极52已被沉积于基板42的顶部，并且p-电极54已被沉积于p-DBR叠堆48的顶部并且图案化。
图3A为示出具有四个布拉格镜对的局部p-DBR叠堆48的层细节的截面图。(每对包括具有低Al含量的AlGaAs层和具有高Al含量的层。)此外，具有非常高的Al含量的限制层50例如Al0.98Ga0.02As处于p-DBR叠堆48的底部，该限制层50上下被具有低Al含量的层围绕。尽管图3A中仅示出四对布拉格镜，但是另选的实施方案可包括远远更多的布拉格镜对，诸如20对或30对。
图3B为示出受控蚀刻工艺的工艺参数的图。该图包括三个曲线图，其中示出相对于水平时间轴的不同的工艺参数：曲线图60示出通过发射光谱(OES)测得的处理室中的Al浓度。曲线图60中的曲线60a示出Al浓度。在另选的实施方案中，可测量另外的或另选的蚀刻产物诸如Ga的浓度并且用作工艺反馈。曲线图62示出处理室中的蚀刻气体相对于p-DBR叠堆48的两层的蚀刻选择性。曲线图62中的曲线62a示出选择性，该选择性是指低Al含量层的蚀刻速率对高含量层的蚀刻速率的比率。
具有交替的Al含量的叠堆诸如p-DBR叠堆48通常蚀刻在氯基化学材料中，其中加入氟以增强低Al含量层相对于高Al含量层的选择性。典型的气体组合为BCl3-SF6和SiCl4-SiF4，其典型的选择性为10:1。纯氯化学材料通常对于低Al含量层和高Al含量层之间无选择性(选择性为1:1)。曲线图64示出在受控蚀刻中所用的两种气体的流速。曲线图64中的曲线64a示出氟基气体诸如SiF4、SF6或NF3的流速。曲线图64中的曲线64b示出氯基气体诸如SiCl4或BCl3的流速。为便于跟踪相对于p-DBR叠堆48的蚀刻垂直进程，将叠堆(旋转90°)沿时间轴显示为框66。
蚀刻从线68标记的时间T开始处开始。由于此时蚀刻的层为低Al含量层66a，因此使用氯基气体和氟基气体的混合物，分别如曲线64b和曲线64a所示。根据实际估算得到的该气体混合物对于低Al含量层和高Al含量层的选择性为10:1，如曲线62a所示。在蚀刻低Al含量层66a时，曲线60a所示的Al信号较低。一旦蚀刻去除低Al含量层66a并且开始蚀刻高Al含量层66b，则曲线60a中的Al信号开始增大，如上升沿70所示。该上升沿70触发蚀刻控制器，将气体混合物切换为仅氯基气体，如曲线64a的下降沿72所示。Al信号(曲线60a)继续上升，如上升沿74所示，并且达到稳态76。在蚀刻高Al含量层66b时，该稳态76继续。一旦蚀刻去除高Al含量层66b并且开始蚀刻低Al含量层66c，Al信号就将下降，如曲线60a的下降沿78所示。该下降沿78触发蚀刻控制器，将氟基气体重新添加至蚀刻气体混合物中，如曲线64a的上升沿80所示。
对每对低Al含量层和高Al含量层重复所述蚀刻过程，直至蚀刻达到具有非常高的Al含量的限制层50。此时，在由线82标记的时间T结束处，通过蚀刻控制器终止蚀刻。所公开的实施方案的分步过程能够以受控方式终止限制层50上的蚀刻，而不在p-DBR叠堆48上形成任何附加的层。
所述的受控蚀刻工艺还可用于在包含高Al含量层(AlxGa1-xAs，其中例如0.8<x<0.92)的限制层50处或p-DBR叠堆48的任何其它层处停止蚀刻。
本发明人使用以下参数值模拟执行了上述蚀刻工艺：
1.选择性蚀刻工艺和非选择性蚀刻工艺的不均匀性为10％；
2.选择性蚀刻工艺的选择性为10:1；
3.非选择性蚀刻工艺的选择性为1:1；并且
4.p-DBR叠堆48包括最多20或30层对。
这些模拟预测整个受控蚀刻工艺过程中的总体工艺均匀性是可接受的。可接受的均匀性可以为例如在p-DBR叠堆48中蚀刻24层对并且达到限制层50之后的厚度变化小于2nm。
图4为台面蚀刻步骤24之后的VCSEL 40的例示性截面图，其中蚀刻工艺如上文所详述。在台面蚀刻步骤24之前，硬掩模92已被沉积并且图案化以在蚀刻过程中限定台面88。在图4所示的阶段，p-DBR叠堆48已被蚀刻到限制层50下方，形成具有台面壁86的台面88。
图5A-5B为在涂覆步骤26中沉积电介质涂层94并且使其图案化之后的VCSEL 40的例示性截面图。在半导体行业中使用的“电介质涂层沉积和图案化”的一种另选技术是“电介质隔片沉积和蚀刻”。
图5A示出在电介质涂层94例如SiO2或Si3N4已沉积于VCSEL 40上方之后的VCSEL 40。
图5B示出在电介质涂层94的RIE之后的VCSEL 40。由于RIE是一种方向性很强的蚀刻，因此它已去除了电介质涂层94的水平部分以及未处于台面88下方的限制层50的部分。由于硬掩模92在RIE之后保留在适当的位置并且覆盖p-电极54与p-电极之间的台面88的表面，因此它形成了台面88的上表面95。电介质涂层96作为RIE之后保留的电介质涂层94的一部分，从上表面95向下延伸至限制层50的水平。电介质涂层96将保护台面88内的层免受后面的工艺步骤中的氧化和/或蚀刻的影响。
图6为氧化步骤28中限制层50部分氧化之后的VCSEL 40的例示性截面图。如上文所述，步骤28通常在氧化炉(使用例如H2O蒸汽)内进行。因此，大致呈环形的外围部分100从台面壁86延伸，已被氧化为具有1.76的折射率的电介质材料Al2O3。保留的限制层50的未氧化部分形成中心部分102。中心部分102限定了VCSEL 40的光学孔，其继而限定了VCSEL 40发出的高斯光束的束腰。外围部分100还将VCSEL 40的电流约束在中心部分102内。
在本示例中，限制层50包括具有非常高的Al含量的层，诸如Al0.98Ga0.02As，其厚度通常不超过30nm。由于p-DBR叠堆38受到电介质涂层96保护，因此可以针对非常高的Al含量和非常小的层厚在步骤28中选择最佳工艺点进行限制层50的氧化。
在一个另选的实施方案中，限制层50包括具有高Al含量的层，诸如Al0.90Ga0.10As，其厚度高达60nm。限制层50的这种组成和厚度相比于具有非常高的Al含量的层具有下列优势：
1.高Al含量层与具有非常高的Al含量的层相比，氧化速率的波动与Al含量的变化较小。例如，Al0.90Ga0.10As与Al0.98Ga0.02As相比，氧化速率的波动对Al含量的变化的比率减小了二倍(22％/％Al对45％/％Al)，如Choquette等人在1997年IEEE Journal of Selected Topics in Quantum Electronics(《IEEE量子电子学选题期刊》)第3卷第3期第916-926页“Advances in Selective Wet Oxidation of AlGaAs Alloys”(AlGaAs合金选择性湿法氧化进展)中所报道；
2.高Al含量层与具有非常高的Al含量的层相比，氧化速率的波动与限制层50厚度的变化较小。例如，Al0.90Ga0.10As与Al0.98Ga0.02As相比，氧化速率的波动对层厚的变化的比率减小了四倍(在35分钟氧化过程中，0.3μm/nm对1.2μm/nm)，如Kim等人在1996年Appl.Phys.Lett.(《应用物理学快报》)第69卷第3357-3359页“Lateral wet oxidation of AlxGa1-xAs-GaAs depending on its structure”(AlxGa1-xAs-GaAs取决于其结构的横向湿法氧化)中所报道。
存在的电介质涂层96允许针对高Al含量层诸如Al0.90Ga0.10As选择最佳工艺点，而无需担心Al0.90Ga0.10As和p-DBR叠堆48的层之间氧化速率的差异。这一优势很重要，因为Al0.90Ga0.10As与p-DBR叠堆48的层的化学组成彼此接近。
在本实施方案中改善对高Al含量和具有非常高的Al含量的限制层的氧化的控制能够准确控制VCSEL光学孔的尺寸，导致处于严格的性能指标范围内的VCSEL的产量增加。尽管上文描述并且分析了限制层50的可能的组成的两个特定的示例，但是在本上下文中可以使用其它组成、具有其它的铝浓度以及其它的层厚，这对于阅读本说明书之后的本领域的技术人员将是显而易见的并且被视为处于本发明的范围内。
图7为腔蚀刻步骤30中限制层50经过部分横向蚀刻之后的VCSEL 40的例示性截面图。在这种情况下，限制层50已使用湿法蚀刻进行了蚀刻，该湿法蚀刻通常包括柠檬酸和/或稀氢氟酸。横向湿法蚀刻已经使外围部分110形成了处于台面88下方的腔，而限制层50的中心部分112保持在适当的位置。(外围部分110在台面88下方大致呈环形。)对于Al含量超过80％的情况，预计湿法横向蚀刻对Al含量的变化不如氧化过程那样敏感，如Kumar等人在2007年Appl.Phys.A(《应用物理学A》)第88卷第711–714页“Sacrificial etching of AlxGa1-xAs for III–V MEMS surface micromachining”(III–V MEMS表面微机械加工中AlxGa1-xAs的牺牲蚀刻)中所报道。此外，根据Kumar等人的报道，湿法蚀刻对限制层50与围绕该限制层的低Al含量层的选择性超过10000:1，确保仅蚀刻限制层。
图8为腔填充步骤32之后的VCSEL 40的例示性截面图，其中适形电介质涂层114已被沉积于VCSEL 40上。电介质涂层114的材料被选择为具有小于1.6的折射率。一种典型的材料为二氧化硅(SiO2)，并且一种典型的适形沉积方法是ALD。由于经过适形沉积，因此电介质材料114除覆盖VCSEL 40之外，完全或部分填充台面88下方外围部分110的腔。现在，中心部分112引起VCSEL 40内的光学和电限制。由于适形沉积的电介质材料的折射率小于1.6的事实，该光学限制效果优于通过图6中示出的Al2O3限制层的顺序所实现的效果。
图9为腔密封步骤34之后的VCSEL 40的例示性截面图，其中非适形电介质涂层116诸如SiO2或Si3N4已使用方法诸如PECVD沉积于VCSEL40上。由于该沉积为非适形沉积，因此电介质材料116未渗入外围部分110的腔中，而是将其边缘密封，使台面88下方的腔保持完整并且填充有构成非适形涂覆过程中的环境空气的低压空气(通常为大约0.001-1Torr)。
如在图8的上下文中所述，同样由中心部分112引起VCSEL 40内的光学和电限制。然而，现在围绕中心部分112的外围部分110的折射率为低压空气的折射率，其折射率为1.00，相比于图8所示的实心电介质填充所实现的效果具有更出色的光学限制。
图10为n-DBR蚀刻步骤36之后的VCSEL 40的例示性截面图。VCSEL 40已经沿台面88的壁86向下蚀刻到基板42。另选地，n-DBR叠堆44可以仅经过部分蚀刻，其中蚀刻在到达基板42之前已经终止(图10中未示出)。在该蚀刻工艺中，还对p-DBR叠堆48和QW叠堆46之前保留的部分以及蚀刻可见的电介质材料114的那些水平部分进行了蚀刻。另选地，在氧化步骤28或腔密封步骤34之后施加n-DBR蚀刻步骤36得到如图10所示的类似结果，其中细微差异对于本领域的技术人员将是显而易见的。
虽然为了具体和清楚起见，以上描述参照了某些特定的材料、组合物和工艺参数，但是使用这些材料、组合物和参数的变体的另选的具体实施对于阅读本说明书之后的本领域的技术人员将是显而易见的并且被视为处于本发明的范围内。因此，应当理解，上述实施方案以举例的方式进行引用，并且本发明并不限于上文具体示出并描述的内容。相反，本发明的范围包括上文所述的各种特征、以及本领域的技术人员在阅读以上描述之后会想到的在现有技术中没有公开的其变型形式和修改形式的组合和子组合。