本发明涉及半导体领域，尤其涉及一种图像传感器及其形成方法。
背景技术：
图像传感器是将光学图像信号转换为电信号的半导体器件。cmos(互补金属氧化物半导体)图像传感器是一种快速发展的固态图像传感器，由于cmos图像传感器中的图像传感器部分和控制电路部分集成于同一芯片中，因此cmos图像传感器的体积小、功耗低、价格低廉，相较于传统的ccd(电荷耦合)图像传感器更具优势，也更易普及。
现有的cmos图像传感器中包括用于将光信号转换为电信号的光电传感器，所述光电传感器为形成于硅衬底中的光电二极管。此外，在形成有光电二极管的硅衬底表面还形成有介质层，所述介质层内形成有金属互联层，所述金属互联层用于使光电二极管与外围电路电连接。对于上述cmos图像传感器来说，所述硅衬底具有介质层和金属互联层的一面为cmos图像传感器的正面，与正面相对的一面为cmos图像传感器的背面，根据光线照射方向的差异，所述cmos图像传感器能够分为前照式(front-sideillumination，fsi)cmos图像传感器和后照式(back-sideillumination，bsi)cmos图像传感器。
对于前照式cmos图像传感器，光线照射到cmos图像传感器的正面，然而，由于所述光线需要穿过介质层和金属互联层之后才能够照射到光电二极管，由于光线路径中的介质层和金属互联层较多，会限制光电二极管所吸收的光量，造成量子效率降低。对于背照式cmos图像传感器，光线自cmos图像传感器的背面入射到光电二极管，从而消除了光线的损耗，光子到电子的转换效率提高。
然而，现有的背照式cmos图像传感器的性能仍较差。
技术实现要素：
本发明解决的技术问题是提供一种图像传感器及其形成方法，以提高图像传感器的性能。
为解决上述技术问题，本发明提供一种图像传感器的形成方法，包括：提供基底，所述基底包括第一区和第二区，所述第一区基底内具有光电掺杂区，所述基底包括相对的第一面和第二面；在所述第二区基底内形成第一开口，所述第一面暴露出第一开口；在所述第一开口内形成连接层，所述连接层包括相对的第三面和第四面，且所述第一开口暴露出第三面；在所述第三面和第一面形成介质层，所述介质层内具有第一插塞，且所述第一插塞与第三面接触；在所述第二区基底内形成第二开口，所述第二面暴露出第二开口，且所述第二开口底部暴露出连接层的第四面。
可选的，形成所述第二开口之后，所述形成方法还包括：在所述第二开口的侧壁形成第一保护层；形成所述第一保护层之后，在所述第二开口内形成第二插塞，所述第二插塞充满第二开口。
可选的，基底的厚度为：4微米～6微米。
可选的，所述第一开口的深度为：2.4微米～2.6微米；所述第一开口的宽度为：1.0微米～1.2微米。
可选的，所述第二开口的深度为2.4微米～2.6微米；所述第二开口的宽度为：0.8微米～1.0微米。
可选的，所述连接层的形成方法包括：在所述第一开口内和第一面形成连接材料膜；平坦化所述连接材料膜，直至暴露出第一面；暴露出第一面之后，回刻蚀部分连接材料膜，形成连接层，所述连接层的第三面低于第一面。
可选的，所述连接材料膜的材料为金属。
可选的，所述连接材料膜的材料为半导体材料，所述连接材料膜内含有掺杂离子；所述掺杂离子的掺杂浓度为：1.0e19atm/cm2～1e20atm/cm2；所述掺杂离子为n型离子或者p型离子；所述连接材料膜的厚度5000埃～8000埃。
可选的，所述连接材料膜的形成工艺包括化学气相沉积工艺，在所述连接材料膜内掺入掺杂离子的工艺包括原位掺杂工艺；当所述连接材料膜的材料为硅，所述掺杂离子为磷离子时，所述原位掺杂工艺的参数包括：温度为550摄氏度～750摄氏度。
可选的，所述形成方法还包括：在第一区第一面基底表面形成第一栅极结构，所述光电掺杂区位于第一栅极结构的一侧；在所述第一栅极结构另一侧的基底内形成浮置扩散区，所述浮置扩散区和光电掺杂区分别位于第一栅极结构相对的两侧。
可选的，所述基底还包括位于第一区和第二区之间的第三区；所述形成方法还包括：在所述第三区第一面形成第二栅极结构；在所述第二栅极结构两侧的基底内分别形成源漏掺杂区。
可选的，形成所述第二栅极结构之前，所述形成方法包括：在所述连接层第三面形成缓冲层和位于缓冲层表面的第二保护层。
可选的，所述缓冲层的材料包括氧化硅；所述第二保护层的材料包括氮化硅。
可选的，形成所述连接层之后，形成所述介质层之前，所述形成方法还包括：在所述连接层的第三面形成金属硅化物层；所述金属硅化物层的材料包括：硅钛化合物或者硅镍化合物。
相应的，本发明还提供一种图像传感器，包括：基底，所述基底包括第一区和第二区，所述第一区基底内具有光电掺杂区，所述基底包括相对的第一面和第二面；位于第二区基底内的第一开口，所述第一面暴露出第一开口；位于第一开口内的连接层，所述连接层包括相对的第三面和第四面，且所述第一开口暴露出第三面；位于所述第三面和第一面的介质层，所述介质层内具有第一插塞，所述第一插塞与第三面接触；位于所述第二区基底内的第二开口，所述第二面暴露出第二开口，且所述第二开口底部暴露出连接层的第四面。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的图像传感器的形成方法中，所述基底的厚度较厚，使得后续入射光难以穿透基底，则停留在基底内的入射光较多，因此，所述基底较厚有利于增加量子转化效率。尽管基底的厚度较大，但是，由于是通过两步工艺形成开口结构，所述开口结构包括相互连通的第一开口和第二开口，使得形成第一开口和第二开口的难度均降低。而所述第一开口用于容纳连接层，所述第二开口用于后续容纳第二插塞，因此，通过所述连接层，所述第二插塞与第一插塞能够实现电连接。
进一步，形成所述第二栅极结构之前，所述形成方法包括：在所述连接层顶部形成缓冲层和位于缓冲层表面的第二保护层。其中，所述第二保护层用于后续形成第二栅极结构和源漏掺杂区的过程中，保护连接层的第三面。
附图说明
图1是一种图像传感器的结构示意图；
图2至图16是本发明图像传感器的形成方法一实施例各步骤的结构示意图。
具体实施方式
正如背景技术所述，图像传感器的性能较差。
图1是一种图像传感器的结构示意图。
请参考图1，提供基底100，所述基底100包括相对的第一面1和第二面2，所述基底100包括光电区ⅰ和互连区ⅱ；在所述光电区ⅰ第一面1形成栅极结构101；在所述栅极结构101两侧的光电区ⅰ基底100内分别形成光电掺杂区102和浮置扩散区103；在所述栅极结构101的侧壁和顶部表面、光电掺杂区102、浮置扩散区103以及基底100表面形成介质层104；在所述互连区ⅱ介质层104内形成第一开口(图中未标出)，所述第一开口底部暴露出第一面1；在所述第一开口内形成第一插塞105；形成所述第一插塞105之后，在互连区ⅱ形成贯穿基底100的第二开口(图中未示出)，所述第二面2暴露出第二开口，且所述第二开口底部暴露出第一插塞105；在所述第二开口内形成第二插塞106。
上述图像传感器中，所述光电区ⅰ内具有光电二极管，所述光电二极管用于吸收光子产生电子。为了增大光电二极管的量子转化效率，需使得较多的入射光3停留在基底100内，具体的，可增大基底100的厚度。由于所述基底100的厚度较厚，为了降低后续形成第二开口的难度，可增大第二开口的深宽比。然而，所述第二开口的深宽比较大，使得第二开口的宽度较大。而第二开口的宽度较大，不利于提高图像传感器的集成度。
为解决所述技术问题，本发明提供了一种图像传感器的形成方法，包括：在所述第二区基底内形成第一开口，所述第一面暴露出第一开口；在所述第一开口内形成连接层，所述连接层包括相对的第三面和第四面，且所述第三面暴露出第一面；在所述第三面和第一面形成介质层，所述介质层内具有第一插塞，所述第一插塞与第三面接触；在所述第二区基底内形成第二开口，所述第二面暴露出第二开口，且所述第二开口底部暴露出第四面。所述方法能够增加量子转化效率的同时，降低形成贯穿基底的开口结构的难度。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图16是本发明图像传感器的形成方法一实施例各步骤的结构示意图。
请参考图2，提供基底200，所述基底200包括第一区a和第二区b，所述基底200包括相对的第一面11和第二面12。
在本实施例中，所述基底200的材料为硅(si)。
在其他实施例中，所述基底的材料包括锗(ge)、硅锗(gesi)、碳化硅(sic)、绝缘体上硅(soi)、绝缘体上锗(goi)、砷化镓或者ⅲ-ⅴ族化合物。
所述基底200内具有第一掺杂离子，所述第一掺杂离子与图像传感器的像素结构的类型相关。
在本实施例中，图像传感器的像素结构的类型为n型，则第一掺杂离子的为p型离子，所述p型离子包括：硼离子、镓离子和铟离子中的一种或者多种组合。在其他实施例中，图像传感器的像素结构的类型为p型，则第一掺杂离子的为n型离子，所述n型离子包括：磷离子、砷离子和锑离子中的一种或者多种组合。
所述第一区a用于后续形成光电二极管，所述第二区b用于后续形成第一插塞和第二插塞，且所述第一插塞的底部与第二插塞顶部接触。
在本实施例中，所述基底200还包括位于第一区a和第二区b之间的第三区c，所述第三区c用于形成晶体管，所述晶体管为nmos晶体管或者pmos晶体管。
在其他实施例中，所述基底仅包括第一区和第二区。
在本实施例中，待形成背照式(back-sideillumination，bsi)cmos图像传感器，因此，后续入射光照射所述第二面12。
在其他实施例中，待形成前照式(front-sideillumination，fsi)cmos图像传感器，因此，后续入射光照射所述第一面。
请参考图3，在所述基底200表面形成第一光刻胶201，所述第一光刻胶201暴露出部分第二区b的顶部表面；以所述第一光刻胶201为掩膜，刻蚀所述基底200，在所述基底200内形成第一开口202，所述第一面11暴露出第一开口202。
所述第一光刻胶201作为形成第一开口202的掩膜。
以所述第一光刻胶201为掩膜，刻蚀所述基底200的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，所述第一开口202的深度为：2.4微米～2.6微米，所述第一开口的宽度为：1.0微米～1.2微米，由此可见，所述第一开口202的宽度相对较大，深度相对较浅，即：第一开口202的深宽比较小，使得形成第一开口202的难度较低。所述第一开口202用于后续容纳连接层。
请参考图4，在所述第一开口202的侧壁和底部表面、以及第一面11形成第三保护层203。
形成第一开口202之后，形成所述第三保护层203之前，所述形成方法包括：去除所述第一光刻胶201。
去除所述第一光刻胶201的工艺包括：干法刻蚀工艺、湿法刻蚀工艺和灰化工艺中的一种或者几种组合。
所述第三保护层203的材料包括氧化硅，所述第三保护层203用于后续形成连接材料膜的过程中保护基底200。
请参考图5，在所述第三保护层203表面形成连接材料膜204，所述连接材料膜204充满第一开口202。
在本实施例中，所述连接材料膜204的材料为半导体材料，所述连接材料膜204内具有掺杂离子。所述掺杂离子为n型离子或者p型离子，所述n型离子包括：磷离子、砷离子和锑离子中的一种或者多种组合；所述p型离子包括：硼离子、镓离子和铟离子中的一种或者多种组合。
在其他实施例中，所述连接材料膜的材料为金属。
在本实施例中，所述连接材料膜204的形成工艺包括化学气相沉积工艺，在所述连接材料膜204内掺入掺杂离子的工艺包括原位掺杂工艺；当所述连接材料膜204的材料为硅，掺杂离子为磷离子时，所述原位掺杂工艺的参数包括：温度为550摄氏度～750摄氏度。
所述连接材料膜204的厚度5000埃～8000埃。
在本实施例中，所述连接材料膜204内具有掺杂离子，所述掺杂离子的掺杂浓度为：1.0e19atm/cm2～1e20atm/cm2，使得所述连接材料膜204能够导电，所述连接材料膜204用于后续形成连接层。
请参考图6，平坦化所述连接材料膜204，直至暴露出第二保护层203顶部表面；暴露出第二保护层203顶部表面之后，去除部分连接材料膜204，形成所述连接层205，所述连接层205包括相对的第三面13和第四面14，且所述第一开口202暴露出第三面13。
平坦化所述连接材料膜204的工艺包括：化学机械研磨工艺。
去除部分连接材料膜204的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述连接层205和后续的第二插塞用于与第一插塞之间实现电连接。由于形成所述连接层205之后，形成暴露出连接层205第四面14的第二插塞，使得后续形成第二插塞的难度较低。
请参考图7，在所述连接层205第三面3形成缓冲层230；在所述缓冲层230和第一面11形成第一掩膜层(图中未示出)和位于第一掩膜层顶部的第二光刻胶(图中未示出)，所述第二光刻胶暴露出第一区a和第三区c之间、以及第二区b和第三区c之间的第一面11；以所述第二光刻胶为掩膜，刻蚀所述第一掩膜层和基底200，形成隔离开口(图中未示出)；在所述隔离开口内形成隔离结构206，所述隔离结构206充满隔离开口。
所述缓冲层230的材料包括氧化硅。
所述缓冲层230用于缓解连接层205和第一掩膜层之间的应力差。
所述第一掩膜层的材料包括氮化硅或者氮化钛。
所述第一掩膜层和第二光刻胶用于定义隔离开口的尺寸和位置。
形成所述隔离开口之后，形成隔离结构206之前，所述形成方法还包括：去除第二光刻胶；去除所述第二光刻胶之后，去除第一掩膜层。
去除第二光刻胶的工艺包括灰化工艺。
去除所述第一掩膜层的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
以所述第二光刻胶为掩膜，刻蚀所述第一掩膜层和基底200的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述隔离结构206的形成方法包括：在所述隔离开口内和第一面11形成隔离材料膜；平坦化所述隔离材料膜，直至暴露出第一面11，在所述隔离开口内形成所述隔离结构206。
所述隔离材料膜的材料包括氧化硅或者氮氧化硅，所述隔离材料膜的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。
平坦化所述隔离材料膜的工艺包括化学机械研磨工艺。
所述隔离结构206用于实现第一区a和第三区c之间、以及第二区b和第三区c之间的电隔离。
请参考图8，形成所述隔离结构206之后，在所述缓冲层230表面形成第二保护层207。
所述第二保护层207的形成方法包括：在所述第一面11和缓冲层230表面形成第二保护膜；去除第一面11的第二保护膜，在所述缓冲层230表面形成第二保护层207。
所述第二保护膜的材料包括氮化硅，所述第二保护膜的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。
去除第一面11的第三保护膜的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第二保护层207用于后续形成第二栅极结构以及位于第二栅极结构两侧的源漏掺杂区的过程中，保护连接层205。
请参考图9，形成第二保护层207之后，在第一区a基底200第一面11形成第一栅极结构210；在第一栅极结构210一侧的基底200内形成光电掺杂区211，所述光电掺杂区211内具有第二掺杂离子，所述第二掺杂离子与第一掺杂离子的导电类型相反；在所述第一栅极结构210另一侧的基底200内形成浮置扩散区212，且所述浮置扩散区212和光电掺杂区211分别位于第一栅极结构210的两侧；在所述第三区c基底200第一面11形成第二栅极结构208；在所述第二栅极结构208两侧的第三区c基底内分别形成源漏掺杂区209。
在本实施例中，所述第一栅极结构210和第二栅极结构208同时形成。在其他实施例中，形成第一栅极结构之前，形成第二栅极结构；或者，形成第一栅极结构之后，形成第二栅极结构。
在本实施例中，所述第一栅极结构210和第二栅极结构208的形成方法包括：在所述第一面11和第三保护层207表面形成栅介质膜和位于栅介质膜表面的栅极膜，所述栅极膜表面具有第二掩膜层，所述第二掩膜层覆盖第一区a和第三区c的部分第一面11；以所述第二掩膜层为掩膜，刻蚀所述栅极膜和栅介质膜，直至暴露出第一面11，在第一区a第一面11形成第一栅极结构210，在第三区c第一面11形成第二栅极结构208。
所述栅介质膜的材料包括氧化硅，所述栅介质膜的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。
所述栅极膜的材料包括硅，所述栅极膜的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。
所述第二掩膜层的材料包括氮化硅或者氮化钛，所述第二掩膜层用于定义第一栅极结构210和第二栅极结构208的尺寸和位置。
以所述第二掩膜层为掩膜，刻蚀所述栅极膜和栅介质膜的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述光电掺杂区211的形成工艺包括第一离子注入工艺，所述第二掺杂离子与第一掺杂离子的导电类型相反。
在本实施例中，所述第一掺杂离子为p型离子，因此，所述第二掺杂离子为n型离子。在其他实施例中，所述第一掺杂离子为n型离子，因此，所述第二掺杂离子为p型离子。
由于第二掺杂离子与第一掺杂离子的导电类型相反，因此，所述光电掺杂区211与基底200形成光电二极管，所述光电二极管用于吸收入射光中的光子产生电子。所述第一栅极结构210用于将光电二极管产生的电子传输至浮置扩散区212内。
所述浮置扩散区212的形成工艺包括第二离子注入工艺，所述浮置扩散区212内具有第三掺杂离子，所述第三掺杂离子与第二掺杂离子的导电类型相同。
在本实施例中，所述第二掺杂离子为n型离子，因此，所述第三掺杂离子为n型离子。在其他实施例中，所述第二掺杂离子为p型离子，因此，所述第三掺杂离子为p型离子。
所述浮置扩散区212用于存储电子。
所述源漏掺杂区209的形成方法包括：在所述第二栅极结构208两侧的第三区c基底200内形成源漏开口；在所述源漏开口内形成外延层；在所述外延层内掺入源漏离子。
所述源漏开口的形成工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种胡总两种组合。
所述外延层的材料和源漏离子的导电类型与待形成的晶体管的类型相关。在本实施例中，待形成的晶体管为nmos晶体管，因此，所述外延层的材料包括硅或者碳化硅，源漏离子为n型离子。在其他实施例中，待形成的晶体管为pmos晶体管，因此，所述外延层的材料包括硅或者硅锗，源漏离子为p型离子。
请参考图10，形成所述第一栅极结构210、第二栅极结构208、光电掺杂区211、浮置扩散区212和源漏掺杂区209之后，在所述连接层205第三面13形成金属硅化物层213。
形成所述第一栅极结构210、第二栅极结构208、光电掺杂区211、浮置扩散区212和源漏掺杂区209之后，形成金属硅化物层213之前，还包括：去除第二保护层207和缓冲层230。
去除第二保护层207和缓冲层230的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，所述金属硅化物层213还覆盖源漏掺杂区209和第二栅极结构208的顶部表面。
所述金属硅化物层213的形成工艺包括：在所述第一区a第一面11、第一栅极结构210的侧壁和顶部表面形成第三光刻胶，所述第三光刻胶暴露出第二区b和第三区c；形成所述第三光刻胶之后，在所述连接层205的第三面13、源漏掺杂区209顶部、以及第二栅极结构208的侧壁和顶部形成金属层；进行退火工艺，使金属层与连接层205的第三面13、源漏掺杂区209和第二栅极结构208顶部反应形成金属硅化物层213。
所述金属层的材料包括钛或者镍，相应的，所述金属硅化物层213的材料包括硅钛化合物或者镍硅化合物。
所述金属硅化物层213用于降低后续第一插塞与连接层205、源漏掺杂区209和第二栅极结构208之间的接触电阻。
请参考图11，在所述第一面11和金属硅化物层213形成介质膜(图中未示出)；去除部分介质膜，形成介质层214，所述介质层214内具有第三开口(图中未标出)，所述第三开口底部暴露出金属硅化物层213；在所述第三开口内形成第一插塞215，所述第一插塞215充满第三开口。
所述介质膜的材料包括氧化硅或者氮氧化硅，所述介质膜的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。
去除部分介质膜的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第一插塞215的形成方法包括：在所述第三开口内和介质层214顶部形成第一插塞材料膜；平坦化所述第一插塞材料膜，直至暴露出介质层214顶部表面，在所述第三开口内形成第一插塞215。
所述第一插塞材料膜的材料为金属。在本实施例中，所述第一插塞材料膜的材料为钨。
平坦化所述第一插塞材料膜的工艺包括化学机械研磨工艺。
请参考图12，形成所述第一插塞215之后，提供基板225；将介质层214顶部表面与基板225贴合；将介质层214顶部表面与基板225贴合之后，对基底200第二面12进行减薄处理。
所述基板225的材料为硅。
将介质层214顶部表面与基板225贴合的方法包括：所述基板225表面具有黏贴膜(图中未示出)；通过黏贴膜将介质层214顶部表面与基板225黏贴在一起。
将介质层214顶部表面与基板225黏贴在一起，有利于增加半导体器件的整体厚度，有利于后续工艺的进行。
对基底200第二面12进行减薄处理后，基底200的厚度为：4微米～6微米，选择所述基底200厚度的意义在于：基底200的厚度相对较厚，使得后续入射光不易穿透基底200，则停留在基底200内的入射光较多，则转化的电子较多，因此，有利于提高量子效率。
请参考图13，对基底200第二面12进行减薄处理之后，去除第二区b部分基底200，在所述基底200内形成第二开口217，所述第二面12暴露出第二开口217，且所述第二开口217底部暴露出连接层205第四面14。
所述第二开口217的形成方法包括：在所述第二面12形成第四光刻胶(图中未标出)，所述第四光刻胶暴露出连接层底部部分第二面12；以所述第四光刻胶为掩膜，刻蚀所述基底200，形成所述第二开口217。
所述第四掩膜层用于作为形成第二开口217的掩膜，能够定义第二开口217的位置和尺寸。
以所述第四光刻胶为掩膜，刻蚀所述基底200的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
通过两步工艺形成贯穿基底200的开口结构(图中未标出)，所述开口结构包括第一开口202和第二开口217，则第一开口202和第二开口217的深宽比均较小，使得形成第一开口202和第二开口217的难度较低。
具体的，所述第二开口217的深度为2.4微米～2.6微米，所述第二开口的宽度为：0.8微米～1.0微米，即：所述第二开口217的深宽比较小，则形成第二开口217的难度较低。
所述第二开口217用于后续容纳第二插塞。
请参考图14，在所述第二开口217的侧壁和底部、以及第四光刻胶表面形成第一保护膜218。
所述第一保护膜218的材料包括氮化硅。所述第一保护膜218的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。
所述第一保护膜218用于后续形成第一保护层。
请参考图15，去除所述第四光刻胶表面、以及第二开口217底部的第一保护膜218和第三保护层203，在所述第二开口217侧壁形成第一保护层219。
去除所述第四光刻胶表面、以及第二开口217底部的第一保护膜218和第三保护层203的工艺包括干法刻蚀工艺。
第一保护层219用于实现后续形成第二插塞与基底200的隔离。
请参考图16，形成所述第一保护层219之后，在所述第二开口217(见图15)内形成第二插塞220。
所述第二插塞220的形成方法包括：在所述第二开口217内和第四光刻胶表面形成第二插塞材料膜，所述第二插塞材料膜充满第二开口217；平坦化所述第二插塞材料膜，直至暴露出第四光刻胶，在所述第二开口217内形成第二插塞220。
所述第二插塞材料膜的材料为金属，在本实施例中，所述第二插塞材料膜的材料为钨。
平坦化所述第二插塞材料膜的工艺包括化学机械研磨工艺。
所述第二插塞220和连接层205与第一插塞215电连接。
相应的，本发明还提供一种图像传感器，请参考图16，包括：
基底200，所述基底200包括第一区a和第二区b，所述第一区a基底200内光电掺杂区211，所述基底200包括相对的第一面11和第二面12；
位于第二区b基底200内的第一开口202(见图3)，所述第一面11暴露出第一开口202；
位于第一开口202内的连接层205，所述连接层205包括相对的第三面13和第四面14，且所述第一开口202暴露出第三面13；
位于所述第三面13和第一面11的介质层214，所述介质层214内具有第一插塞215，所述第一插塞215与第三面13接触；
位于所述第二区b基底200内的第二开口217(见图13)，所述第二面12暴露出第二开口217，且所述第二开口217底部暴露出连接层205的第四面14。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。