静电放电保护装置的制作方法

本发明涉及一种静电放电(electrostaticdischarge)保护装置，尤其是一种适合用于高电源供电电压的静电放电保护装置。

背景技术

随着电子元件的尺寸缩减，电子元件的操作电压也跟着降低。举例来说，现在的内核装置一般会操作在1v以下的电压，而输入/输出装置则会操作在2v以下的电压。如此一来，电子元件的耗能也会随之降低。然而，电子元件也就更容易受到高电压的破坏。因此，当这类型的电子元件因为系统中的应用操作而需要接收到较高的电源供电电压时，就可能造成系统可靠度的问题。

此外，当静电放电保护装置是利用低电压工艺电子元件来制造时，情况还会变得更加复杂。在这种情况下，为了承受其他电路在正常模式下所需的高操作电压，静电放电保护装置所提供的放电路径常常需要包含堆叠(stack)一个以上的晶体管，以避免其中的晶体管击穿(breakdown)损坏。然而，堆叠晶体管常具有无法同步导通的特性，使得静电放电保护装置的导通效率大为降低。再者，如果静电放电保护装置中的晶体管无法迅速导通，放电电流就可能穿透其他电路，并进入其中较为脆弱的功能区块，进而造成损坏。

技术实现要素：

本发明的一实施例提供一种静电放电(electrostaticdischarge)保护装置，静电放电保护装置包含分压电路、电阻、电容、第一主晶体管、第二主晶体管、第一控制电路及第二控制电路。

分压电路耦接于第一系统电压端以接收第一电压，并耦接于第二系统电压端以接收第二电压。分压电路提供介于第一电压及第二电压之间的至少一电压。电阻具有第一端及第二端，电阻的第一端耦接于第一系统电压端。电容具有第一端及第二端，电容的第一端耦接于电阻的第二端。第一主晶体管具有第一端、第二端及控制端，第一主晶体管的第一端耦接于第一系统电压端。第二主晶体管具有第一端、第二端及控制端，第二主晶体管的第一端耦接于第一主晶体管的第二端，第二主晶体管的第二端耦接于第二系统电压端。

当静电放电事件发生时，第一控制电路导通第一主晶体管。第一控制电路包含第一端、输入端、第二端及输出端。第一控制电路的第一端耦接于第一系统电压端，第一控制电路的输入端耦接于电阻的第二端，第一控制电路的第二端耦接于分压电路以接收介于第一电压及第二电压之间的第三电压，而第一控制电路的输出端耦接于第一主晶体管的控制端以控制第一主晶体管。

当静电放电事件发生时，第二控制电路导通第二主晶体管。第二控制电路包含第一端、输入端、第二端及输出端。第二控制电路的第一端耦接于第一控制电路的输出端，第二控制电路的输入端耦接于分压电路以接收第三电压或介于第一电压及第二电压之间的第四电压，第二控制电路的第二端耦接于第二系统电压端，而第二控制电路的输出端耦接于第二主晶体管的控制端以控制第二主晶体管。

附图说明

关于本发明的优点与精神可以通过以下的发明详述及所附图得到进一步的了解。

图1为本发明一实施例的静电放电保护装置的示意图。

图2为本发明另一实施例的静电放电保护装置的示意图。

图3为本发明另一实施例的静电放电保护装置的示意图。

图4为本发明一实施例的分压电路的示意图。

图5为本发明另一实施例的分压电路的示意图。

图6为本发明另一实施例的分压电路的示意图。

图7为本发明另一实施例的分压电路的示意图。

图8为本发明另一实施例的分压电路的示意图。

图9为本发明另一实施例的分压电路的示意图。

图10为本发明另一实施例的静电放电保护装置的示意图。

图11为本发明另一实施例的静电放电保护装置的示意图。

图12为本发明另一实施例的静电放电保护装置的示意图。

【附图标记说明】

100、200、300、400、500、600静电放电保护装置

110_a、110_b、110_c、110_d、分压电路

110_e、110_f、410

112、112f、412第一压降电路

114、114f、414第二压降电路

416第三压降电路

110na、410na第一中间节点

410nb第二中间节点

120、220、320、420、520第一控制电路

130、230、330、430、530第二控制电路

540第三控制电路

p1a、p1b、p1c、p1g第一p型晶体管

n1a、n1b、n1c、n1g第一n型晶体管

p2a、p2b、p2c、p2g第二p型晶体管

n2a、n2b、n2c、n2g第二n型晶体管

p3b、p3g第三p型晶体管

n3c、n3g第三n型晶体管

p4g第四p型晶体管

n4g第四n型晶体管

p5g第五p型晶体管

n5g第五n型晶体管

p6g第六p型晶体管

n6g第六n型晶体管

t1第一主晶体管

t2第二主晶体管

t3第三主晶体管

r1第一电阻

c1电容

rgate1第一栅极电阻

rgate2第二栅极电阻

rgate3第三栅极电阻

rgate4第四栅极电阻

sta第一系统电压端

stb第二系统电压端

v1第一电压

v2第二电压

v3第三电压

v4第四电压

r2b、r2g第二电阻

r3b、r3g第三电阻

r4f、r4g第四电阻

r5f、r5g第五电阻

r6g第六电阻

r7g第七电阻

d1a、d1b、d1c、d1d、d1e第一二极管

d2a、d2b、d2c、d2d、d2e第二二极管

具体实施方式

图1为本发明一实施例的静电放电(electrostaticdischarge，esd)保护装置100的示意图。静电放电保护装置100包含分压电路110_a、第一电阻r1、电容c1、第一主晶体管t1、第二主晶体管t2、第一控制电路120及第二控制电路130。

分压电路110_a耦接于第一系统电压端sta以接收第一电压v1，并耦接于第二系统电压端stb以接收第二电压v2，分压电路110_a用来提供介于第一电压v1及第二电压v2之间的至少一电压。在有些实施例中，第一电压v1可为系统的高电源供电电压，而第二电压v2可为系统的参考电压或地电压。在此情况下，第一电压v1会高于第二电压v2，而分压电路110_a则可提供介于第一电压v1及第二电压v2之间的第三电压v3。在有些实施例中，为减少第一主晶体管t1及第二主晶体管t2所承受的跨压，分压电路110_a可以将电压区域分为平衡的两个子区域。举例来说，若第一电压v1为5v，第二电压v2为0v，则第三电压v3可为2.5v。

第一电阻r1具有第一端及第二端，而第一电阻r1的第一端耦接于第一系统电压端sta。电容c1具有第一端及第二端，电容c1的第一端耦接于第一电阻r1的第二端，而电容c1的第二端耦接于第二系统电压端stb。在有些实施例中，电容c1可为金属-氧化层-金属(metal-oxide-metal，mom)电容或金属-绝缘层-金属(metal-insulator-metal，mim)电容，以提供较佳的隔绝效果并提升稳定性。

然而，在有些实施例中，电容c1的第二端也可接收第三电压v3，而非耦接至第二系统电压端stb。在此情况下，电容c1的跨压较小，因此电容c1也可以是n型金氧半(nmos)电容、p型金氧半(pmos)电容或金属氧化物半导体变容管(metal-oxide-semiconductorvaractor)。此外，在此情况下，电容c1仍然可以是金属-氧化层-金属(metal-oxide-metal，mom)电容及金属-绝缘层-金属(metal-insulator-metal，mim)电容。

第一主晶体管t1具有第一端、第二端及控制端。第一主晶体管t1的第一端耦接于第一系统电压端sta。第二主晶体管t2具有第一端、第二端及控制端。第二主晶体管t2的第一端耦接于第一主晶体管t1的第二端，而第二主晶体管t2的第二端耦接于第二系统电压端stb。

第一控制电路120包含第一端、输入端、第二端及输出端。第一控制电路120的第一端耦接于第一系统电压端sta，第一控制电路120的输入端耦接于第一电阻r1的第二端，第一控制电路120的第二端耦接于分压电路110_a以接收第三电压v3，而第一控制电路120的输出端耦接于第一主晶体管t1的控制端以控制第一主晶体管t1。

在图1中，第一控制电路120包含第一p型晶体管p1a及第一n型晶体管n1a。第一p型晶体管p1a具有第一端、第二端及控制端。第一p型晶体管p1a的第一端耦接于第一控制电路120的第一端，第一p型晶体管p1a的第二端耦接于第一控制电路120的输出端，而第一p型晶体管p1a的控制端耦接于第一控制电路120的输入端。第一n型晶体管n1a具有第一端、第二端及控制端。第一n型晶体管n1a的第一端耦接于第一p型晶体管p1a的第二端，第一n型晶体管n1a的第二端耦接于第一控制电路120的第二端，而第一n型晶体管n1a的控制端耦接于第一控制电路120的输入端。

第二控制电路130包含第一端、输入端、第二端及输出端。第二控制电路130的第一端耦接于第一控制电路120的输出端，第二控制电路130的输入端耦接于分压电路110_a以接收第三电压v3，第二控制电路130的第二端耦接于第二系统电压端stb，而第二控制电路130的输出端耦接于第二主晶体管t2的控制端以控制第二主晶体管t2。

在图1中，第二控制电路130包含第二p型晶体管p2a及复数个第二n型晶体管n2a。第二p型晶体管p2a具有第一端、第二端及控制端。第二p型晶体管p2a的第一端耦接于第二控制电路130的第一端，第二p型晶体管p2a的第二端耦接于第二控制电路130的输出端，而第二p型晶体管p2a的控制端耦接于第二控制电路130的输入端。第二n型晶体管n2a具有第一端、第二端及控制端。复数个第二n型晶体管n2a串联于第二控制电路130的输出端与第二控制电路130的第二端之间，且第二n型晶体管n2a的控制端耦接于第二控制电路130的输入端。

在正常操作下，第一系统电压端sta应会稳定地处在第一电压v1。在此情况下，电容c1实质上可视为开路(opencircuit)，因此第一电阻r1的第二端的电压会被拉至第一电压v1。如此一来，第一p型晶体管p1a会被截止，第一n型晶体管n1a会被导通，而第一主晶体管t1的控制端的电压则会经由第一n型晶体管n1a而被拉低至接近第三电压v3。也就是说，在正常操作期间，第一控制电路120的行为会与反相器(inverter)接近，而第一主晶体管t1会被截止。

此外，由于第二控制电路130的输入端可接收到第三电压v3，因此第二p型晶体管p2a会被截止，而第二n型晶体管n2a会被导通。如此一来，第二主晶体管t2的控制端的电压会经由第二n型晶体管n2a而被拉低至第二电压v2。也就是说，在正常操作期间，第二控制电路130的行为会与反相器接近，而第二主晶体管t2会被截止。因此，在正常操作期间，第一主晶体管t1及第二主晶体管t2都会被截止，避免静电放电保护装置100在正常操作下产生漏电流(leakagecurrent)。

然而，当静电放电事件发生时，第一系统电压端sta的电压会在短时间内剧烈地上升。因此电容c1实质上会被视为短路(shortcircuit)，使得第一电阻r1的第二端的电压被拉低至第二电压v2。如此一来，第一p型晶体管p1a会被导通，第一n型晶体管n1a会被截止，而第一主晶体管t1的控制端的电压会被拉高至接近第一电压v1，使得第一主晶体管t1被导通。

在此情况下，由于第三电压v3会低于第一电压v1，第二p型晶体管p2a会被导通，进而拉升第二主晶体管t2的控制端的电压。因此，当静电放电事件发生时，第二主晶体管t2也会被导通，而第一主晶体管t1及第二主晶体管t2就可共同形成放电路径。此外，自第一控制电路120的输出端所输出的电压，亦即第二p型晶体管p2a的第一端所接收到的电压，会低于第一电压v1，因此第二主晶体管t2的控制端的电压也会被降低，增加静电放电保护装置100的可靠度。

再者，由于第三电压v3会高于第二电压v2，因此第二n型晶体管n2a会被导通。也就是说，在第二控制电路130中的第二p型晶体管p2a及第二n型晶体管n2a会在同一时段中被导通，所以能够自第一系统电压端sta经由第一p型晶体管p1a、第二p型晶体管p2a及第二n型晶体管n2a至第二系统电压端stb提供另一条放电路径。

为确保第二p型晶体管p2a可易于导通使得第二主晶体管t2能够准确且迅速地被导通，第二p型晶体管p2a可具有较小的沟道长度(channellength)和较大的沟道宽度(channelwidth)。此外，为使第二n型晶体管n2a可以导通较长的时间以有效提供放电路径，第二n型晶体管n2a可具有较大的沟道长度和较小的沟道宽度。也就是说，第二p型晶体管p2a会相对地易于导通，而第二n型晶体管n2a则会相对地较难截止。

在有些实施例中，第二p型晶体管p2a的沟道长度会小于每一第二n型晶体管n2a的沟道长度，且第二p型晶体管p2a的沟道宽度会大于每一第二n型晶体管n2a的沟道宽度。

相似地，第一p型晶体管p1a的沟道长度可小于第一n型晶体管n1a的沟道长度，且第一p型晶体管p1a的沟道宽度会大于第一n型晶体管n1a的沟道宽度。

如此一来，静电放电保护装置100就能够为具有高电源供电电压的电路提供静电放电保护，且具有高静电导通速度及良好的正常操作漏电流控制。

此外，在图1中，第一n型晶体管n1a是设置于n型深阱(deepn-well)中，且n型深阱会耦接至第一控制电路120的第一端。再者，第一p型晶体管p1a的基底(bulk)端会耦接至第一控制电路120的第一端，且第一n型晶体管n1a的基底端会耦接至第一n型晶体管n1a的第二端。如此一来，第一p型晶体管p1a及第一n型晶体管n1a就可以被隔绝以减少漏电流产生。

相似地，每一第二n型晶体管n2a是设置在耦接于第一系统电压端sta的n型深阱中，而每一第二n型晶体管n2a的基底端会耦接于其第二端及第二系统电压端stb。再者，第二p型晶体管p2a的基底端耦接至第二控制电路130的第一端。此外，若静电放电保护装置100是以互补金属氧化物半导体(complementarymetal-oxide-semiconductor，cmos)工艺制造，则第一主晶体管t1可设置于耦接至第一系统电压端sta的n型深阱，第一主晶体管t1的基底端可耦接至第一主晶体管t1的第二端，而第二主晶体管t2的基底端可耦接至第二主晶体管t2的第二端。

此外，在图1中，为进一步确保有足够的导通窗口，第一控制电路120的输入端可经由第一栅极电阻rgate1耦接至第一电阻r1的第二端。透过第一栅极电阻rgate1，第一p型晶体管p1a就可以较快地导通，而第一n型晶体管n1a则会较慢被截止。也就是说，透过第一栅极电阻rgate1就可以对应调整导通及截止的窗口。

相似地，在图1中，静电放电保护装置100还可包含耦接在第二控制电路130的输入端及分压电路110_a之间的第二栅极电阻rgate2。

此外，静电放电保护装置100还可包含耦接于第一主晶体管t1的控制端及第二端的第三栅极电阻rgate3，以及耦接于第二主晶体管t2的控制端及第二端的第四栅极电阻rgate4。透过第三栅极电阻rgate3及第四栅极电阻rgate4，就可以减少在电源启动期间因为拉高电压所引发的尖峰漏电流。

然而，在有些实施例中，若实际操作的情况允许，则也可将第一栅极电阻rgate1、第二栅极电阻rgate2、第三栅极电阻rgate3及第四栅极电阻rgate4中的至少一者省略。

图2为本发明另一实施例的静电放电保护装置200的示意图。静电放电保护装置100与静电放电保护装置200具有相似的结构，且可根据相似的原理操作。然而，除了第一p型晶体管p1b及第一n型晶体管n1b之外，第一控制电路220还包含耦接在第一n型晶体管n1b的第一端及第一控制电路220的输出端的第二电阻r2b。透过第二电阻r2b，就能够延长第一主晶体管t1在静电放电事件发生时的导通期间，并可减少在正常操作下产生的漏电流。

相似地，静电放电保护装置200的第二控制电路230也可包含设置在第二控制电路230输出端的第三电阻r3b。在图2中，第二控制电路230包含第二p型晶体管p2b、第二n型晶体管n2b及第三电阻r3b。

第二p型晶体管p2b具有第一端、第二端及控制端。第二p型晶体管p2b的第一端耦接于第二控制电路230的第一端，第二p型晶体管p2b的第二端耦接于第二控制电路230的输出端，而第二p型晶体管p2b的控制端耦接于第二控制电路230的输入端。第二n型晶体管n2b具有第一端、第二端及控制端。第二n型晶体管n2b的第一端耦接于第二控制电路230的输出端，第二n型晶体管n2b的第二端耦接于第二控制电路230的第二端，而第二n型晶体管n2b的控制端耦接于第二控制电路230的输入端。第三电阻r3b耦接于第二n型晶体管n2b的第一端及第二控制电路230的输出端之间。

透过第三电阻r3b所产生的压降，可以避免在静电放电事件发生时，第二主晶体管t2太快截止。在此情况下，第二控制电路230可使用单个第二n型晶体管n2b，而与第二控制电路130包含复数个第二n型晶体管n2a的情况不同。然而，在有些实施例中，若能根据第二主晶体管t2所需的导通时间，适当地选择第二p型晶体管p2b及第二n型晶体管n2b的尺寸，则第三电阻r3b也可以省略。此外，在有些实施例中，第二控制电路230也可根据系统需求而包含复数个串联的第二n型晶体管n2b。

此外，在2图中，第一n型晶体管n1b是设置在耦接至第一控制电路220的第一端的n型深阱中，而第一n型晶体管n1b的基底端耦接至其第二端。此外，第一p型晶体管p1b的基底端耦接于第一控制电路220的第一端。

相似地，第二n型晶体管n2b是设置在耦接于第一系统电压端sta的n型深阱中，而第二n型晶体管n2b的基底端可耦接至其第二端及第二系统电压端stb。此外，第二p型晶体管p2b的基底端耦接至第二控制电路230的第一端。

图3为本发明另一实施例的静电放电保护装置300的示意图。静电放电保护装置100与静电放电保护装置300具有相似的结构，且可根据相似的原理操作。然而，静电放电保护装置300的第一控制电路320可包含复数个第一p型晶体管p1c及复数个第一n型晶体管n1c。

每一第一p型晶体管p1c具有第一端、第二端及控制端。第一p型晶体管p1c的第一端耦接于第一控制电路320的第一端，第一p型晶体管p1c的第二端耦接于第一控制电路320的输出端，而第一p型晶体管p1c的控制端耦接于第一控制电路320的输入端。复数个第一n型晶体管n1c串联于第一控制电路320的输出端及第一控制电路320的第二端之间，且每一第一n型晶体管n1c的控制端会耦接于第一控制电路320的输入端。

由于每一第一p型晶体管p1c都可以提供一条电流路径，而全部的第一n型晶体管n1c则设置在相同的电流路径上，因此复数个第一p型晶体管p1c的有效沟道宽度(effectivechannelwidth)会大于复数个第一n型晶体管n1c的有效沟道宽度，而复数个第一p型晶体管p1c的有效沟道长度(effectivechannellength)会小于复数个第一n型晶体管n1c的有效沟道长度。如此一来，第一p型晶体管p1c将会更易于快速将第一主晶体管t1导通，而第一n型晶体管n1c将会更易于减缓将第一主晶体管t1截止，确保第一主晶体管t1具有足够的导通期间。

相似地，静电放电保护装置300的第二控制电路330可包含复数个第二p型晶体管p2c及复数个第二n型晶体管n2c。每一第二p型晶体管p2c具有第一端、第二端及控制端。第二p型晶体管p2c的第一端耦接于第二控制电路330的第一端，第二p型晶体管p2c的第二端耦接于第二控制电路330的输出端，而第二p型晶体管p2c的控制端耦接于第二控制电路330的输入端。复数个第二n型晶体管n2c串联于第二控制电路330的输出端及第二控制电路330的第二端之间，且每一第二n型晶体管n2c的控制端会耦接于第二控制电路330的输入端。

此外，为了能够达到隔绝的效果并控制漏电流，可比照图2，每一第一n型晶体管n1c可以如第一n型晶体管n1b设置在耦接至第一控制电路320的第一端的n型深阱中，而每一第一n型晶体管n1c的基底端可以如第一n型晶体管n1b耦接至其第二端(源极端)。此外，第一p型晶体管p1c的基底端可以如第一p型晶体管p1b耦接于第一控制电路320的第一端。

相似地，每一第二n型晶体管n2c可以如第二n型晶体管n2b设置在耦接于第一系统电压端sta的n型深阱中，而每一第二n型晶体管n2c的基底端可耦接至其第二端(源极端)及第二系统电压端stb。此外，第二p型晶体管p2c的基底端可以如第二p型晶体管p2b耦接至第二控制电路330的第一端。

在图1中，分压电路110_a可包含第一压降电路112及第二压降电路114。第一压降电路112耦接于第一系统电压端sta及第一中间节点110na，并可提供第三电压v3。第二压降电路114耦接于第一中间节点110na及第二系统电压端stb。此外，在此情况下，第二控制电路130的输入端可耦接至第一中间节点110na以接收第三电压v3。

图4为本发明一实施例的分压电路110_a的示意图。在图4中，第一压降电路112包含串联在第一系统电压端sta及第一中间节点110na之间的至少一第一二极管d1a，而第二压降电路114包含串联在第一中间节点110na及第二系统电压端stb之间的至少一第二二极管d2a。此外，在图4中，第一二极管d1a及第二二极管d2a皆是以顺向偏压的方式连接。在有些实施例中，第一二极管d1a及第二二极管d2a具有相近的顺向偏压，例如0.7v。因此，透过选择适当数量的第一二极管d1a及第二二极管d2a，就能够提供所需的第三电压v3。

然而，在有些实施例中，第一二极管d1a及第二二极管d2a也可以利用逆向偏压的方式连接以产生所需的第三电压v3。

图5为本发明另一实施例的分压电路110_b的示意图。在有些实施例中，静电放电保护装置100可利用分压电路110_b来取代分压电路110_a。

在图5中，第一二极管d1b及第二二极管d2b可利用以二极管形式连接(diode-connected)的第三p型晶体管p3b来实作。也就是说，第三p型晶体管p3b的控制端可耦接于第三p型晶体管p3b的第二端。在此情况下，第三p型晶体管p3b的基底端可耦接至第三p型晶体管p3b的第一端，如图5所示，以避免漏电流通过第三p型晶体管p3b的n型阱。然而，在有些实施例中，第三p型晶体管p3b的基底端也可耦接至第一系统电压端sta。

图6为本发明另一实施例的分压电路110_c的示意图。在有些实施例中，静电放电保护装置100可利用分压电路110_c来取代分压电路110_a。

在图6中，第一二极管d1c及第二二极管d2c可利用以二极管形式连接(diode-connected)的第三n型晶体管n3c来实作。也就是说，第三n型晶体管n3c的控制端可耦接于第三n型晶体管n3c的第一端。在此情况下，第三n型晶体管n3c的基底端可耦接至第三n型晶体管n3c的第二端，如图6所示，以避免漏电流通过第三n型晶体管n3c的n型阱。此外，在图6中，第三n型晶体管n3c可设置在耦接于第一系统电压端sta的n型深阱中以达到隔绝效果。然而，在有些实施例中，第三n型晶体管n3c的n型深阱也可耦接至其第一端。

此外，分压电路也可利用双极性结型晶体管(bipolarjunctiontransistors，bjt)来实作。

图7为本发明另一实施例的分压电路110_d的示意图，而图8为本发明另一实施例的分压电路110_e的示意图。在图7中，第一二极管d1d和第二二极管d2d可由npn晶体管来实作，而在图8中，第一二极管d1e和第二二极管d2e则可由pnp晶体管来实作。

在有些实施例中，当分压电路是利用p型晶体管或n型晶体管来实作时，晶体管的第一端可为漏极，第二端可为源极，控制端可为栅极；当分压电路是利用双极性结型晶体管来实作时，晶体管的第一端可为集极，第二端可为射极，控制端可为基极。

虽然压降电路可利用二极管或晶体管来实作，然而本发明并不以此为限。在有些实施例中，压降电路也可利用电阻来实作。图9为本发明另一实施例的分压电路110_f的示意图。在有些实施例中，静电放电保护装置100可利用分压电路110_f来取代分压电路110_a。

在图9中，分压电路110_f包含第一压降电路112f及第二压降电路114f。第一压降电路112f包含耦接于第一系统电压端sta及第一中间节点110na之间的至少一第四电阻r4f，而第二压降电路114f包含耦接于第一中间节点110na及第二系统电压端stb之间的至少一第五电阻r5f。也就是说，透过第四电阻r4f及第五电阻r5f就能够在第一电压v1及第二电压v2之间产生分压以提供第三电压v3。

图10为本发明另一实施例的静电放电保护装置400的示意图。静电放电保护装置100与静电放电保护装置400具有相似的结构，且可根据相似的原理操作。然而，在静电放电保护装置400中，第一控制电路420的第二端可接收第三电压v3，而第二控制电路430的输入端则可接收低于第三电压v3的第四电压v4。第四电压v4可以确保第二n型晶体管n2a及第二p型晶体管p2a在静电放电事件发生时，于相同时段内被导通，并可确保第二主晶体管t2的控制端的电压会低于第一主晶体管t1的控制端的电压，使得静电放电保护装置400更加耐用。

此外，在此情况下，分压电路410可以透过在第一电压v1及第二电压v2之间产生分压以提供第三电压v3和第四电压v4。举例来说，分压电路410可包含第一压降电路412、第二压降电路414及第三压降电路416。第一压降电路412可耦接于第一系统电压端sta及第一中间节点410na以提供第三电压v3。第二压降电路414可耦接于第一中间节点410na及第二中间节点410nb以提供第四电压v4。此外，第三压降电路416可耦接于第二中间节点410nb及第二系统电压端stb，且第二控制电路430的输入端可耦接于第二中间节点410nb以接收第四电压v4。

虽然静电放电保护装置100至400都可包含两个主晶体管t1及t2，然而本发明并不以此为限。在有些实施例中，静电放电保护装置也可利用静电放电保护装置100至400的架构并包含较多的主晶体管堆叠来配合更高电源供电的操作环境。在有些实施例中，当主晶体管是利用p型晶体管或n型晶体管来实作时，晶体管的第一端可为漏极，第二端可为源极，控制端可为栅极。

此外，虽然每一第一控制电路120至420及第二控制电路130至430皆可利用一组p型晶体管及n型晶体管来实作，然而在有些实施例中，第一控制电路及第二控制电路也可包含更多组的p型晶体管及n型晶体管。在有些实施例中，当控制电路是利用p型晶体管及n型晶体管来实作时，晶体管的第一端可为漏极，第二端可为源极，控制端可为栅极。

图11为本发明另一实施例的静电放电保护装置500的示意图。静电放电保护装置200与静电放电保护装置500具有相似的结构，且可根据相似的原理操作。然而，第一控制电路520及第二控制电路530都可包含更多组的p型晶体管及n型晶体管。

第一控制电路520包含第一p型晶体管p1g、第二电阻r2g、第一n型晶体管n1g、第二p型晶体管p2g、第三电阻r3g、第二n型晶体管n2g、第三p型晶体管p3g、第四电阻r4g及第三n型晶体管n3g。

第一p型晶体管p1g具有第一端、第二端及控制端。第一p型晶体管p1g的第一端耦接于第一控制电路520的第一端，而第一p型晶体管p1g的控制端耦接于第一控制电路520的输入端。第二电阻r2g具有第一端及第二端，第二电阻r2g的第一端耦接于第一p型晶体管p1g的第二端。第一n型晶体管n1g具有第一端、第二端及控制端。第一n型晶体管n1g的第一端耦接于第二电阻r2g的第二端，第一n型晶体管n1g的第二端耦接于第一控制电路520的第二端，而第一n型晶体管n1g的控制端耦接于第一控制电路520的输入端。

第二p型晶体管p2g具有第一端、第二端及控制端。第二p型晶体管p2g的第一端耦接于第一控制电路520的第一端，而第二p型晶体管p2g的控制端耦接于第二电阻r2g的第一端。第三电阻r3g具有第一端及第二端，第三电阻r3g的第一端耦接于第二p型晶体管p2g的第二端。第二n型晶体管n2g具有第一端、第二端及控制端。第二n型晶体管n2g的第一端耦接于第三电阻r3g的第二端，第二n型晶体管n2g的第二端耦接于第一控制电路520的第二端，第二n型晶体管n2g的控制端耦接于第二电阻r2g的第一端。

第三p型晶体管p3g具有第一端、第二端及控制端。第三p型晶体管p3g的第一端耦接于第一控制电路520的第一端，第三p型晶体管p3g的第二端耦接于第一控制电路520的输出端，而第三p型晶体管p3g的控制端耦接于第三电阻r3g的第二端。第四电阻r4g具有第一端及第二端，第四电阻r4g的第一端耦接于第三p型晶体管p3g的第二端。第三n型晶体管n3g具有第一端、第二端及控制端。第三n型晶体管n3g的第一端耦接于第四电阻r4g的第二端，第三n型晶体管n3g的第二端耦接于第一控制电路520的第二端，而第三n型晶体管n3g的控制端耦接于第三电阻r3g的第二端。

第二控制电路530包含第四p型晶体管p4g、第五电阻r5g、第四n型晶体管n4g、第五p型晶体管p5g、第六电阻r6g、第五n型晶体管n5g、第六p型晶体管p6g、第七电阻r7g及第六n型晶体管n6g。

第四p型晶体管p4g具有第一端、第二端及控制端。第四p型晶体管p4g的第一端耦接于第二控制电路530的第一端及第二电阻r2g的第一端，而第四p型晶体管p4g的控制端耦接于第二控制电路530的输入端。第五电阻r5g具有第一端及第二端，第五电阻r5g的第一端耦接于第四p型晶体管p4g的第二端。第四n型晶体管n4g具有第一端、第二端及控制端。第四n型晶体管n4g的第一端耦接于第五电阻r5g的第二端，第四n型晶体管n4g的第二端耦接于第二控制电路530的第二端，而第四n型晶体管n4g的控制端耦接于第二控制电路530的输入端。

第五p型晶体管p5g具有第一端、第二端及控制端。第五p型晶体管p5g的第一端耦接于第二控制电路530的第一端，而第五p型晶体管p5g的控制端耦接于第五电阻r5g的第一端。第六电阻r6g具有第一端及第二端，第六电阻r6g的第一端耦接于第五p型晶体管p5g的第二端，第六电阻r6g的第二端耦接于第二n型晶体管n2g的第二端。第五n型晶体管n5g具有第一端、第二端及控制端。第五n型晶体管n5g的第一端耦接于第六电阻r6g的第二端，第五n型晶体管n5g的第二端耦接于第二控制电路530的第二端，而第五n型晶体管n5g的控制端耦接于第五电阻r5g的第一端。

第六p型晶体管p6g具有第一端、第二端及控制端。第六p型晶体管p6g的第一端耦接于第二控制电路530的第一端及第四电阻r4g的第一端，第六p型晶体管p6g的控制端耦接于第六电阻r6g的第二端。第七电阻r7g具有第一端及第二端，第七电阻r7g的第一端耦接于第六p型晶体管p6g的第二端及第二控制电路530的输出端。第六n型晶体管n6g具有第一端、第二端及控制端。第六n型晶体管n6g的第一端耦接于第七电阻r7g的第二端，第六n型晶体管n6g的第二端耦接于第二控制电路530的第二端，而第六n型晶体管n6g的控制端耦接于第六电阻r6g的第二端。

也就是说，第一控制电路520可包含三组或更多奇数组的p型晶体管及n型晶体管来控制第一主晶体管t1，而第二控制电路530可包含三组或更多奇数组的p型晶体管及n型晶体管来控制第二主晶体管t2。透过更多组的p型晶体管及n型晶体管，就能够提供更多的放电路径。

图12为本发明另一实施例的静电放电保护装置600的示意图。静电放电保护装置500与静电放电保护装置600具有相似的结构，且可根据相似的原理操作，然而相较于静电放电保护装置500，静电放电保护装置600更加能够支持第一系统电压端sta与第二系统电压端stb之间具有高电压差的情况。此外，第二控制电路530可经由第三控制电路540耦接至第二系统电压端stb，而第二主晶体管t2可经由第三主晶体管t3耦接至第二系统电压端stb。分压电路410还可透过第二中间节点410nb提供第四电压v4。控制电路530及540具有相似的结构并可根据相似的原理操作。

综上所述，本发明的实施例所提供的静电放电保护装置可以利用相异的控制电路以相异的电压来控制相异的主晶体管，使得静电放电保护装置能够承受较高的电源供电电压。此外，控制电路本身也可提供放电电流路径，进一步提升静电放电保护装置的效能。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求书所做的等同变化与修饰，皆应属本发明的涵盖范围。