本发明涉及半导体技术领域，具体涉及一种功率器件保护芯片及其制作方法。
背景技术
功率器件保护芯片是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。低电容功率器件保护芯片适用于高频电路的保护器件，因为它可以减少寄生电容对电路的干扰，降低高频电路信号的衰减。
静电放电以及其他一些电压浪涌形式随机出现的瞬态电压，通常存在于各种电子器件中。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰功率器件保护芯片通常用来保护敏感电路受到浪涌的冲击。基于不同的应用，功率器件保护芯片可以通过改变浪涌放电通路和自身的箝位电压来起到电路保护作用。
目前常用的功率器件保护芯片，如果需要进一步降低寄生电容则要将多个功率器件保护芯片并联在一起，这样增大了器件面积和制造成本。
技术实现要素：
本发明正是基于上述问题，提出了一种功率器件保护芯片及其制作方法，在提高功率器件保护芯片性能的同时降低功率器件保护芯片的制造成本。
有鉴于此，本发明实施例一方面提出了一种功率器件保护芯片，该功率器件保护芯片包括：
第一导电类型的衬底；
第一导电类型的第一外延层，生长于所述衬底上表面，所述衬底的掺杂浓度高于所述第一外延层的掺杂浓度；
第一导电类型的埋层，形成于所述第一外延层内，且所述埋层的至少部分表面裸露于所述第一外延层上表面，所述埋层的掺杂浓度高于所述第一外延层的掺杂浓度；
第二导电类型的第二外延层，形成于所述第一外延层上表面；
第二导电类型的第三外延层，贯穿所述第二外延层并与所述埋层连接；
介质层，包括贯穿所述第二外延层延伸至所述第一外延层的第一部分；
多晶硅层，形成于所述第三外延层内并延伸至所述第三外延层上表面；
第一电极，分别与所述第二外延层和所述多晶硅层连接；
第二电极，形成于所述衬底的下表面并与所述衬底连接。
进一步地，所述功率器件保护芯片还包括第一导电类型的第一注入区，所述第一注入区形成于所述第二外延层内且与所述埋层及所述第三外延层相连接。
进一步地，所述介质层还包括位于所述第二外延层上表面的第二部分。
进一步地，所述第一电极形成于所述介质层上表面，所述多晶硅层贯穿所述第二部分以连接所述第一电极。
进一步地，所述第一电极贯穿所述第二部分并与所述第二外延层连接。
本发明实施例另一方面提供一种功率器件保护芯片的制作方法，该方法包括：
在第一导电类型的衬底上表面生长第一导电类型的第一外延层，所述衬底的掺杂浓度高于所述第一外延层的掺杂浓度；
在所述第一外延层内形成第一导电类型的埋层，所述埋层的至少部分表面裸露于所述第一外延层的上表面，所述埋层的掺杂浓度高于所述第一外延层的掺杂浓度；
在所述第一外延层上表面形成第二导电类型的第二外延层；
在所述第二外延层内形成贯穿所述第二外延层并延伸至所述埋层的第一沟槽；
在所述第一沟槽侧壁及底面形成第二导电类型的第三外延层，使所述第三外延层与所述埋层连接，并在所述第三外延层内形成第二沟槽；
形成贯穿所述第二外延层并与所述第一外延层连接的第三沟槽；
在所述第三沟槽内形成介质层的第一部分；
在所述第二沟槽内形成多晶硅层，将所述多晶硅层从所述第二沟槽内延伸至所述第三外延层的上表面；
形成分别与所述第二外延层和所述多晶硅层连接的第一电极；
在所述衬底的下表面形成与所述衬底连接的第二电极。
进一步地，在所述第一外延层上表面形成第二导电类型的第二外延层之后，还包括：
在所述第二外延层内形成第一导电类型的第一注入区，所述第一注入区与所述埋层及所述第三外延层相连接。
进一步地，在所述第三沟槽内形成介质层的第一部分之后，还包括：
在所述第二外延层上表面形成所述介质层的第二部分。
进一步地，所述形成分别与所述第二外延层和所述多晶硅层连接的第一电极具体包括：
在所述介质层上表面形成所述第一电极，将所述多晶硅层贯穿所述第二部分并连接所述第一电极。
进一步地，所述形成分别与所述第二外延层和所述多晶硅层连接的第一电极具体包括：
将所述第一电极贯穿所述第二部分并与所述第二外延层相连接。
本发明实施例的技术方案通过在第一导电类型的衬底上表面生长第一导电类型的第一外延层，所述衬底的掺杂浓度高于所述第一外延层的掺杂浓度；在所述第一外延层内形成第一导电类型的埋层，所述埋层的至少部分表面裸露于所述第一外延层的上表面，所述埋层的掺杂浓度高于所述第一外延层的掺杂浓度；在所述第一外延层上表面形成第二导电类型的第二外延层；在所述第二外延层内形成贯穿所述第二外延层并延伸至所述埋层的第一沟槽；在所述第一沟槽侧壁及底面形成第二导电类型的第三外延层，使所述第三外延层与所述埋层连接，并在所述第三外延层内形成第二沟槽；形成贯穿所述第二外延层并与所述第一外延层连接的第三沟槽；在所述第三沟槽内形成介质层的第一部分；在所述第二沟槽内形成多晶硅层，将所述多晶硅层从所述第二沟槽内延伸至所述第三外延层的上表面；形成分别与所述第二外延层和所述多晶硅层连接的第一电极；在所述衬底的下表面形成与所述衬底连接的第二电极。从而减小了寄生电容，使得器件的保护特性和可靠性都得到了提升。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明的一个实施例提供的功率器件保护芯片的制作方法的流程示意图；
图2至图11是本发明的一个实施例提供的功率器件保护芯片的制作方法步骤的结构示意图；
图12是本发明的一个实施例提供的功率器件保护芯片结构的等效电路图；
图中：1、衬底；2、第一外延层；3、埋层；4、第二外延层；5、第一沟槽；6、第三外延层；7、第二沟槽；8、第一注入区；9、第三沟槽；10、介质层；101、第一部分；102、第二部分；103、第一接触孔；104、第二接触孔；11、多晶硅层；12、第一金属层；13、第二金属层；14、第一电极；15、第二电极；a、第一二极管；b、第二二极管b。
具体实施方法
以下将参阅附图更详细地描述本发明。在各个附图中，相同的元件使用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将使用“a直接在b上面”或“a在b上面并与之邻接”的表述方法。在本申请中，“a直接位于b中”表示a位于b中，并且a与b直接邻接，而非a位于b中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理方法和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
以下结合图1至图12对本发明实施例提供的一种功率器件保护芯片及其制作方法进行详细说明。
本发明实施例提供一种功率器件保护芯片的制作方法，如图1所示的一个实施例提供的功率器件保护芯片的制作方法的流程示意图，该功率器件保护芯片的制作方法包括：
步骤s1：在第一导电类型的衬底1上表面生长第一导电类型的第一外延层2，所述衬底1的掺杂浓度高于所述第一外延层2的掺杂浓度。
步骤s2：在所述第一外延层2内形成第一导电类型的埋层3，所述埋层3的至少部分表面裸露于所述第一外延层2的上表面，所述埋层3的掺杂浓度高于所述第一外延层2的掺杂浓度。
步骤s3：在所述第一外延层2上表面形成第二导电类型的第二外延层4。
步骤s4：在所述第二外延层4内形成贯穿所述第二外延层4并延伸至所述埋层3的第一沟槽5。
步骤s5：在所述第一沟槽5侧壁及底面形成第二导电类型的第三外延层6，使所述第三外延层6与所述埋层3连接，并在所述第三外延层6内形成第二沟槽7。
步骤s6：形成贯穿所述第二外延层4并与所述第一外延层2连接的第三沟槽9。
步骤s7：在所述第三沟槽9内形成介质层10的第一部分101。
步骤s8：在所述第二沟槽7内形成多晶硅层11，将所述多晶硅层11从所述第二沟槽7内延伸至所述第三外延层6的上表面。
步骤s9：形成分别与所述第二外延层4和所述多晶硅层11连接的第一电极14；在所述衬底1的下表面形成与所述衬底1连接的第二电极15。
可以理解的是，所述第一沟槽5为深沟槽，通过在所述第一沟槽5侧壁及底面形成第二导电类型的所述第三外延层6，并在所述第二沟槽7内形成所述多晶硅层11，所述多晶硅层11用于放电，所述第三外延层6和所述埋层3形成pn结，具体地，所述沟槽的底面与所述埋层3进行反应，从而形成了一条导电通路。同时在所述第三沟槽9内形成有介质层10，所述第三沟槽9内形成的介质层10起到了隔离的作用，减小了寄生电容。
具体地，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底，也可以为蓝宝石衬底，还可以为碳化硅衬底，甚至可以为硅褚衬底，优选的，所述衬底1为硅衬底，这是因为硅衬底材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。
具体地，所述第一导电类型为p型掺杂和n型掺杂中的一种，所述第二导电类型为p型掺杂与n型掺杂中的另一种。
下面参阅附图，对上述所述功率器件保护芯片的制作方法加以详细阐述。
为方便描述，特在此说明：所述第一导电类型可以为n型掺杂，从而所述第二导电类型为p型掺杂；所述第一导电类型还可以为p型掺杂，从而所述第二导电类型为n型掺杂。可以理解的是，当所述第一导电类型为n型掺杂，所述第二导电类型为p型掺杂时，所述衬底1、所述第一外延层2、所述埋层3和所述第一注入区8均为p型掺杂，所述第二外延层4和所述第三外延层6均为n型外延层。当所述第一导电类型为p型掺杂，所述第二导电类型为n型掺杂时，所述衬底1、所述第一外延层2、所述埋层3和所述第一注入区8均为n型掺杂，所述第二外延层4和所述第三外延层6均为p型外延层。优选的，所述第一导电类型为p型掺杂，所述第二导电类型为n型掺杂，因为空穴的有效质量小，迁移率小，从而更不容易导电，相对n型材料来说，电阻率要高，作为p型衬底，一般接地电位，与外延层形成反偏pn结。在接下来的实施例中，均以所述第一导电类型为p型掺杂，所述第二导电类型为n型掺杂为例进行描述，但并不对此进行限定。
具体地，p型衬底和p型外延都属于p型半导体，n型衬底和n型外延都属于n型半导体。所述p型半导体为掺杂三价元素的硅片，例如硼元素或铟元素或铝元素或三者的任意组合。所述n型半导体为掺杂五价元素的硅片，例如磷元素或砷元素或两者的任意组合。
请参阅附图2，执行步骤s1，具体为：在第一导电类型的衬底1上表面生长第一导电类型的第一外延层2。其中可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散的方法在所述衬底1上表面形成所述第一外延层2。进一步地，可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散硼元素或铟元素或铝元素或三者的任意组合的方法在所述衬底1上表面形成所述第一外延层2。具体地，所述外延或扩散的方法包括沉积工艺。在本发明的一些实施例中，可以使用沉积工艺在所述衬底1上表面形成所述第一外延层2，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述衬底1上使用化学气相沉积形成第一外延层2，化学气相沉积包括气相外延工艺。在生产中，化学气相沉积大多使用气相外延工艺，在所述衬底1上表面使用气相外延工艺形成第一外延层2，气相外延工艺可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。进一步地，所述衬底1的掺杂浓度与所述第一外延层2的掺杂浓度不同。优选的，所述衬底1的掺杂浓度高于所述第一外延层2的掺杂浓度，此时所述第一外延层2的电阻率比所述衬底1的电阻率高，减小寄生电阻，从而提升了器件的反向击穿电压。
请参阅附图3，执行步骤s2，具体为：在所述第一外延层2内形成第一导电类型的埋层3，所述埋层3的至少部分表面裸露于所述第一外延层2的上表面。所述埋层3可以通过外延生长形成，还可以通过离子注入和/或扩散的方法形成。进一步地，所述埋层3可以通过外延生长形成，还可以通过离子注入和/或扩散硼元素或铟元素或铝元素或三者的任意组合的方法形成。优选的，可以使用离子注入的方法形成所述埋层3，通过离子注入形成所述埋层3能精确控制杂质的总剂量、深度分布和面均匀性，可防止原来杂质的再扩散等，同时可实现自对准技术，以减小电容效应。
请参阅附图4，执行步骤s3，具体为：在所述第一外延层2上表面形成第二导电类型的第二外延层4。其中可以使用外延、扩散和/或注入的方法形成所述第二外延层4，具体地，所述外延或扩散的方法包括沉积工艺。进一步地，可以使用外延、扩散和/或注入磷元素或砷元素或两者的任意组合的方法形成所述第二外延层4。在本发明的一些实施例中，使用沉积工艺在所述第一外延层2上表面形成第二外延层4，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。其中，化学气相沉积包括气相外延工艺，优选的，在所述第一外延层2上表面使用气相外延工艺形成第二外延层4，气相外延工艺可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。所述第二外延层4将所述第一外延层2的上表面覆盖，并设有一定的厚度。
请参阅附图5，执行步骤s4，具体为：在所述第二外延层4内形成贯穿所述第二外延层4并延伸至所述埋层3的第一沟槽5。在本发明的一些实施例中，在所述第二外延层4的上表面制备掩膜材料，所述掩膜材料具体为第一光刻胶，在所述第一光刻胶层上通过刻蚀形成贯穿所述第二外延层4延伸至所述埋层3的第一沟槽5，再去除所述第一光刻胶。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。在本发明的一些实施例中，所述第一沟槽5的底面与所述埋层3相连接，例如，所述第一沟槽5的底面可以延伸到所述埋层3中，所述第一沟槽5的底面还可以与所述埋层3的上表面连接，保证所述第一沟槽5的底面与所述埋层3接触。
请参阅附图6，执行步骤s5，具体为：在所述第一沟槽5侧壁及底面形成第二导电类型的第三外延层6，使所述第三外延层6与所述埋层3连接，并在所述第三外延层6内形成第二沟槽7。在本发明的一些实施例中，在所述第一沟槽5的侧壁及底面使用外延或扩散的方法形成所述第三外延层6，进一步地，在所述第一沟槽5的侧壁及底面通过外延或扩散磷元素或砷元素或两者的任意组合从而形成所述第三外延层6。具体地，所述第三外延层6为第二导电类型的重掺杂，所述第三外延层6的掺杂浓度高于所述第二外延层4的掺杂浓度。
进一步地，请参阅图7，基于上述步骤s5，执行步骤51，具体为：在所述第一外延层2上表面形成第二导电类型的第二外延层4之后，还包括：在所述第二外延层4内形成第一导电类型的第一注入区8，所述第一注入区8与所述埋层3及所述第三外延层6相连接。另外，在所述第一沟槽5侧壁及底面形成第二导电类型的第三外延层6，使所述第三外延层6与所述埋层3连接，并在所述第三外延层6内形成第二沟槽7之后，也在所述第二外延层4内形成第一导电类型的第一注入区8，所述第一注入区8与所述埋层3及所述第三外延层6相连接。在本发明的一些实施例中，在所述第二外延层4的上表面制备掩膜材料，所述掩膜材料具体为第二光刻胶，在所述第二光刻胶层上通过光刻的方法分别在所述第二外延层4内形成第一注入区8，所述第一注入区8与所述埋层3及所述第三外延层6相连接。在所述第二光刻胶层的上表面使用离子注入和/或扩散的方法形成第一导电类型的第一注入区8，再去除导电第二光刻胶层。进一步地，在所述第二光刻胶层的上表面使用离子注入和/或扩散硼元素或铟元素或铝元素或三者的任意组合的方法形成第一导电类型的第一注入区8，再去除导电第二光刻胶层。优选的，所述埋层3的掺杂浓度大于或等于所述第一注入区8的掺杂浓度，此时所述埋层3的电阻率低于或等于所述第一注入区8，使得电流沿着所述埋层3到所述第一外延层2下侧。另外，所述第一注入区8和所述埋层3均为重掺杂，所述第三外延层6也为重掺杂，因此所述第一注入区8与所述埋层3及所述第三外延层6进行反应，形成高掺杂浓度的pn结。
请参阅附图8，执行步骤s6，具体为：形成贯穿所述第二外延层4并与所述第一外延层2连接的第三沟槽9。在本发明的一些实施例中，在所述第二外延层4的上表面制备掩膜材料，所述掩膜材料具体为第三光刻胶，在所述第一光刻胶层上通过刻蚀形成贯穿所述第二外延层4并与所述第一外延层2连接的第三沟槽9，去除所述第三光刻胶层。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。进一步地，所述第三沟槽9的数量至少为二，并将所述第三沟槽9邻接于所述第一注入区8并远离于所述第三外延层6。在本发明的一些实施例中，所述第三沟槽9贯穿所述第二外延层4并与所述第一外延层2连接，例如，所述第三沟槽9贯穿所述第二外延层4并延伸至所述第一外延层2，或者所述第三沟槽9贯穿所述第二外延层4并与所述第一外延层2的上表面连接，保证所述第三沟槽9与所述第一外延层2接触。
请参阅附图9，执行步骤s7，具体为：在所述第三沟槽9内形成介质层10的第一部分101。所述介质层10为绝缘层，所述介质层10可以使用溅射或热氧化形成。在本发明的一些实施例中，所述介质层10为热氧化形成的氧化硅层，在后续的掺杂步骤中，所述氧化硅层作为保护层，并且将作为最终器件的层间绝缘层。具体地，所述第一部分101为填充在所述第三沟槽9中的介质层，所述第一部分101从所述第三沟槽9内延伸至所述第二外延层4的上表面。
进一步地，在所述第三沟槽9内形成介质层10的第一部分101之后，还包括：在所述第二外延层4上表面形成介质层10的第二部分102。所述第二部分102将所述第二外延层4覆盖，并设有一定的厚度，且所述第一部分101与所述第二部分102联通。所述介质层10中的所述第一部分101和所述第二部分102起到隔离电流和绝缘的作用。另外，还可以在所述第三沟槽9内形成介质层10的第一部分101的同时在所述第二外延层4上表面形成介质层10的第二部分102。
请参阅附图10，执行步骤s8，具体为：在所述第二沟槽7内形成多晶硅层11，将所述多晶硅层11从所述第二沟槽7内延伸至所述第三外延层6的上表面。基于上述步骤s7，在形成所述介质层10的过程中，在所述第二沟槽7内也进行了热氧化，形成所述介质层10的第三部分，所述第三部分包括从所述第二沟槽7内延伸至所述第三外延层6的上表面，即将所述第二沟槽7全都填充介质层。通过刻蚀的方法形成去除所述第三部分，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为湿法刻蚀，湿法刻蚀操作简便、对设备要求低、易于实现大批量生产，并且刻蚀的选择性也好。湿法刻蚀将所述第三部分去除，达到了自对准的效果。在所述第二沟槽7内通过外延或扩散的方法形成所述多晶硅层11，所述多晶硅层11中一般为p型掺杂。具体地，所述外延或扩散的方法包括沉积工艺。在本发明的一些实施例中，可以使用沉积工艺在所述衬底1上表面形成所述第一外延层2，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述衬底1上使用低压力化学气相沉积(简称lpcvd，即lowpressurechemicalvapordeposition)形成所述多晶硅层11，形成的所述多晶硅层11的纯度高，均匀性好。
请参阅附图11，执行步骤s09，具体为：形成分别与所述第二外延层4和所述多晶硅层11连接的第一电极14；在所述衬底1的下表面形成与所述衬底1连接的第二电极15。所述第一电极14与所述第二外延层4电连接，使得电路流向所述第二外延层4与所述第一外延层2的通路，以形成pn结。所述第一电极14还与所述多晶硅层11相连接，将电流导向所述第三外延层6以及埋层3中。将所述衬底1下表面进行金属化，形成第二金属层13，从而形成与所述衬底1电连接的第二电极15。所述电流通过所述衬底1沿着所述第二电极15流向外部电路。
进一步地，形成分别与所述第二外延层4和所述多晶硅层11连接的第一电极14具体包括：在所述介质层10上表面形成所述第一电极14，将所述多晶硅层11贯穿所述第二部分102并填充到所述第二沟槽7内。基于上述步骤s8，形成所述介质层10的过程中，在所述第二沟槽7内也进行了热氧化，形成所述介质层10的第三部分，所述第三部分包括从所述第二沟槽7内延伸至所述介质层10的第二部分102上表面，即将所述多晶硅层11填充到所述第二沟槽7内。通过刻蚀的方法形成去除所述第三部分，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为湿法刻蚀，湿法刻蚀操作简便、对设备要求低、易于实现大批量生产，并且刻蚀的选择性也好。湿法刻蚀将所述第三部分去除，达到了自对准的效果。在所述第二沟槽7内通过外延或扩散的方法形成所述多晶硅层11，所述多晶硅层11中一般为p型掺杂。同样的，在所述衬底1上使用低压力化学气相沉积形成所述多晶硅层11，形成的所述多晶硅层11的纯度高，均匀性好。
进一步地，形成分别与所述第二外延层4和所述多晶硅层11连接的第一电极14具体包括：将所述第一电极14贯穿所述第二部分102并与所述第二外延层4相连接。将所述第一部分101作为掩膜材料，具体地，将位于所述第二外延层4上表面的氧化硅层作为掩膜材料，刻蚀形成第一接触孔103和第二接触孔104。优选的，刻蚀方法包括干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。优选的，所述第一接触孔103与所述第二接触孔104分别与所述第二外延层4表面连接，具体地，在所述第二部分102上表面形成第一金属层12，所述第一金属层12还包括填充在所述第一接触孔103和所述第二接触孔104中的部分，所述第一金属层12形成所述第一电极14，所述第一电极14通过所述第一接触孔103、所述第二接触孔104与所述第二外延层4表面实现电连接。所述第一接触孔103和所述第二接触孔104的数量至少为一个。
以下结合图1至图12对本发明实施例提供的一种功率器件保护芯片及其等效电路进行详细说明。
如图12所示的等效电路图所示，本发明实施提供一种功率器件保护芯片，所示功率器件保护芯片包括：
第一导电类型的衬底1；
第一导电类型的第一外延层2，生长于所述衬底1上表面，所述衬底1的掺杂浓度高于所述第一外延层2的掺杂浓度；
第一导电类型的埋层3，形成于所述第一外延层2内，且所述埋层3的至少部分表面裸露于所述第一外延层2上表面，所述埋层3的掺杂浓度高于所述第一外延层2的掺杂浓度；
第二导电类型的第二外延层4，形成于所述第一外延层2上表面；
第二导电类型的第三外延层6，贯穿所述第二外延层4并与所述埋层3连接；
介质层10，包括贯穿所述第二外延层4延伸至所述第一外延层2的第一部分101；
多晶硅层11，形成于所述第三外延层6内并延伸至所述第三外延层6上表面；
第一电极14，分别与所述第二外延层4和所述多晶硅层11连接；
第二电极15，形成于所述衬底1的下表面并与所述衬底1连接。
可以理解的是，所述第一沟槽5为深沟槽，通过在所述第一沟槽5侧壁及底面形成第二导电类型的所述第三外延层6，并在所述第二沟槽7内形成所述多晶硅层11，所述多晶硅层11用于放电，所述第三外延层6和所述埋层3形成pn结，具体地，所述沟槽的底面与所述埋层3进行反应，从而形成了一条导电通路。同时在所述第三沟槽9内形成有介质层10，所述第三沟槽9内形成的介质层10起到了隔离的作用，减小了寄生电容。
具体地，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底，也可以为蓝宝石衬底，还可以为碳化硅衬底，甚至可以为硅褚衬底，优选的，所述衬底1为硅衬底，这是因为硅衬底材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。
具体地，所述第一导电类型为p型掺杂和n型掺杂中的一种，所述第二导电类型为p型掺杂与n型掺杂中的另一种。
下面参阅附图，对上述所述功率器件保护芯片的结构及其等效电路加以详细阐述。
为方便描述，特在此说明：所述第一导电类型可以为n型掺杂，从而所述第二导电类型为p型掺杂；所述第一导电类型还可以为p型掺杂，从而所述第二导电类型为n型掺杂。可以理解的是，当所述第一导电类型为n型掺杂，所述第二导电类型为p型掺杂时，所述衬底1、所述第一外延层2、所述埋层3和所述第一注入区8均为p型掺杂，所述第二外延层4和所述第三外延层6均为n型外延层。当所述第一导电类型为p型掺杂，所述第二导电类型为n型掺杂时，所述衬底1、所述第一外延层2、所述埋层3和所述第一注入区8均为n型掺杂，所述第二外延层4和所述第三外延层6均为p型外延层。优选的，所述第一导电类型为p型掺杂，所述第二导电类型为n型掺杂，因为空穴的有效质量小，迁移率小，从而更不容易导电，相对n型材料来说，电阻率要高，作为p型衬底，一般接地电位，与外延层形成反偏pn结。在接下来的实施例中，均以所述第一导电类型为p型掺杂，所述第二导电类型为n型掺杂为例进行描述，但并不对此进行限定。
具体地，p型衬底和p型外延都属于p型半导体，n型衬底和n型外延都属于n型半导体。所述p型半导体为掺杂三价元素的硅片，例如硼元素或铟元素或铝元素或三者的任意组合。所述n型半导体为掺杂五价元素的硅片，例如磷元素或砷元素或两者的任意组合。
在本发明的一些实施例中，如图2和图3所示，所述功率器件保护芯片包括第一导电类型的衬底1以及第一导电类型的第一外延层2，所述第一外延层2生长于所述衬底1上表面。优选的，所述衬底1的掺杂浓度高于所述第一外延层2的掺杂浓度，此时所述第一外延层2的电阻率比所述衬底1的电阻率高，减小寄生电阻，从而提升了器件的反向击穿电压。
在本发明的一些实施例中，如图3所示，所述功率器件保护芯片还包括第一导电类型的埋层3，所述埋层3形成于所述第一外延层2内，且所述埋层3的至少部分表面裸露于所述第一外延层2上表面。优选的，所述埋层3的掺杂浓度高于所述第一外延层2的掺杂浓度，且埋层3为重掺杂，从而进一步提升器件的反向击穿电压。更进一步地，由于所述衬底1的掺杂浓度高于所述第一外延层2的掺杂浓度，使得所述外延层的电阻率高于所述衬底1的电阻率，在所述衬底1和所述第一外延层2之间增加重掺杂的埋层3，使得所述衬底1的掺杂浓度高于所述埋层3的掺杂浓度。所述埋层3的电阻率低于所述第一外延层2的电阻率，电流会沿着电阻率低的埋层3到所述第一外延层2下侧，从而改变了电流路径，相当于减小了串联电阻。
在本发明的一些实施例中，如图4所示，所述功率器件保护芯片还包括第二导电类型的第二外延层4，所述第二外延层4形成于所述第一外延层2上表面。所述第二外延层4与所述第一外延层2的导电类型不同，所述第二外延层4用于与所述第一外延层2形成pn结。更具体地，所述第二外延层4位于至少两个所述第三沟槽9远离于所述第一注入区8的一侧分别与所述第一外延层2形成至少两个pn结。
在本发明的一些实施例中，如图5和图6所示，所述功率器件保护芯片还包括第二导电类型的第三外延层6，所述第三外延层6贯穿所述第二外延层4并与所述埋层3连接。所述第三沟槽9位于所述第三外延层6的外侧，所述第三沟槽9用于填充所述第三外延层6。所述第三沟槽9的数量至少为二，由于所述第三沟槽9中的第一部分101将所述第一注入区8与所述第二外延层4隔离，所以所述第二外延层4在至少两个所述第三沟槽9远离与所述第一注入区8的一侧与所述第一外延层2接触。具体地，所述第三外延层6的底面与所述埋层3相连接，例如，所述第三外延层6的底面位于所述埋层3中，所述第三外延层6的底面还可以与所述埋层3的表面连接，保证所述第三外延层6的底面与所述埋层3的接触，使电流从所述第三外延层6流向所述埋层3，从而所述第三外延层6的底面与所述埋层3进行反应，形成pn结。所述第三外延层6具体形状为沟槽，本领域技术人员可以根据器件的电学性能选择不同形状的沟槽，所述沟槽的形状可以为矩形沟槽，也可以方形沟槽，还可以为u型沟槽，甚至可以为球底沟槽，等等。
进一步地，如图7所示，所述功率器件保护芯片还包括第一导电类型的第一注入区8，所述第一注入区8形成于所述第二外延层4内且与所述埋层3及所述第三外延层6相连接。具体地，所述第一注入区8贯穿所述第二外延层4并延伸至所述第二外延层4的上表面和下表面。更具体地，所述第一注入区8的数量至少为两个，所述第一注入区8分别位于所述第三外延层6的两侧并与所述第三外延层6接触。另外，第一导电类型的所述第一注入区8和所述埋层3均为重掺杂，第二导电类型的所述第三外延层6也为重掺杂，因此所述第一注入区8与所述埋层3及所述第三外延层6进行反应，形成高掺杂浓度的pn结，其中，所述第三外延层6和所述埋层3的数量至少为一个，因此所述高掺杂浓度的pn结的数量至少为一个。需要说明的是，所述高浓度掺杂的pn结的击穿电压低于所述第二外延层4与所述第一外延层2形成的pn结的击穿电压，所述高掺杂浓度的pn结以及所述第二外延层4与所述第一外延层2形成的pn结的数量比例为1:2，此时位于中间的高掺杂浓度的二极管会先于所述第二外延层4与所述第一外延层2形成的二极管开启。所述第一外延层2形成的二极管用于降低电容。
在本发明的一些实施例中，如图8所示，所述功率器件保护芯片还包括介质层10，所述介质层10包括贯穿所述第二外延层4延伸至所述第一外延层2的第一部分101。具体地，所述第一部分101邻接于所述第一注入区8并远离于所述第三外延层6。所述介质层10的第一部分101用于将所述第二外延层4与所述第一注入区8分别隔离，从而使得改进的功率器件保护芯片降低电容，保证所述第一部分101两侧的pn结并联。在本发明的一些实施例中，所述第一部分101与所述埋层3可以不接触，所述第一部分101与埋层3也可以接触，不影响所述器件的正常工作。所述第一部分101具体形状为沟槽，本领域技术人员可以根据器件的电学性能选择不同形状的沟槽，所述沟槽的形状可以为矩形沟槽，也可以方形沟槽，还可以为u型沟槽，甚至可以为球底沟槽，等等。
进一步地，所述介质层10还包括位于所述第二外延层4上表面的第二部分102。所述介质层10的第二部分102用于将所述第二外延层4与所述第一电极14隔离。
在本发明的一些实施例中，如图9所示，所述功率器件保护芯片还包括多晶硅层11，所述多晶硅层11形成于所述第三外延层6内并延伸至所述第三外延层6上表面。所述器件大多用单晶硅制成，所述多晶硅层11与所述第三外延层6表面连接，使得放电效率更高。具体地，所述多晶硅层11在单晶硅中具有很高的兼容性。
进一步地，所述第一电极14形成于所述第二部分102上表面，所述多晶硅层11贯穿所述第二部分102，使得所述多晶硅层11的上表面与所述第一电极14直接接触，形成电连接，以使电流通过多晶硅层11迅速导电。
在本发明的一些实施例中，如图10所示，所述功率器件保护芯片还包括第一电极14和第二电极15，所述第一电极14分别与所述第二外延层4和所述多晶硅层11连接，所述第二电极15形成于所述衬底1的下表面并与所述衬底1连接。具体地，所述第一电极14具体为第一金属层12，所述第一金属层12包括覆盖于所述介质层10的第二部分102上表面的层金属和与所述第二外延层4上表面连接的块金属。所述层金属和所述块金属相互连通，以便于电子的快速传递。所述第二电极15具体为所述第二金属层13，所述第二金属层13覆盖所述衬底1的下表面，并设有一定的厚度。所述第二电极15还与所述衬底1形成电连接的关系。
具体地，所述第一部分101中开设有第一接触孔103和第二接触孔104，所述第一接触孔103与所述第二接触孔104分别与所述第二外延层4表面连接，所述第一电极14具体为第一金属层12，所述第一金属层12包括与所述第一接触孔103和所述第二接触孔104联通的部分，所述第一电极14通过所述第一接触孔103和所述第二接触孔104与所述第二外延层4表面电连接。所述第一接触孔103和所述第二接触孔104保证了所述高掺杂浓度的pn结和所述第二外延层4与所述第一外延层2形成的pn结形成并联电路，降低了寄生电容，同时还能导电。
进一步地，所述第一电极14贯穿所述第二部分102并与所述第二外延层4连接。所述块金属的数量至少为二，所述块金属具体是在所述第二部分102开设有的第一接触孔103和第二接触孔104中分别填充金属层形成的，因此形成了所述第一电极14贯穿所述第二部分102并与所述所述第二外延层4连接的关系。更具体地，所述第一电极14与所述第二外延层4相连接，方式可以不唯一，例如，所述第一电极14从所述第一接触孔103和所述第二接触孔104分别延伸至所述第二外延层4表面，所述第一电极14还可以从所述第一接触孔103和所述第二接触孔104分别延伸至所述第二外延层4中，保证所述第一电极14与所述第二外延层4接触。
请参阅图12所示的功率器件保护芯片结构的等效电路图。当向所述第一电极14和所述第二电极15通电时，所述电流从所述第一电极14流向所述第二电极15。需要说明的是，以下形成的pn结的正向和反向均以第一导电类型设为p型，所述第二导电类型设为n型为本发明的一个实施例来进行判断，但并不对此限定。所述第三外延层6分别通过两侧的所述第一注入区8和与所述第三外延层6接触的埋层3形成一高掺杂浓度的pn结，所述电流一次通过第一电极14、所述多晶硅层11、所述第三外延层6、所述埋层3、所述第一外延层2、所述衬底1以及所述第二电极15，从而形成反向的第一二极管a的等效电路。所述第二外延层4位于所述第三沟槽9远离于所述第一注入区8的一侧分别与所述第一外延层2形成两个pn结，所述电流一次通过所述第一电极14中的所述第一接触孔103和所述第二接触孔104、所述第二外延层4、所述第一外延层2、所述衬底1和所述第二电极15，从而形成以所述第一二极管a为轴的对称的第二二极管b的等效电路。所述第一二极管a和所述第二二极管b并联。所述第一二极管a以及所述第二二极管b的数量比例为1:2，此时所述第一二极管a会先于所述第二二极管b开启，所述第二二极管b用于降低电容。整体来看，在本实施例中形成了三组二极管并联的等效电路。
以上结合附图详细说明了本发明的技术方案，通过本发明的技术方案改进使3组功率器件保护芯片集成到一起，通过引入埋层3工艺减小了器件面积，降低了工艺难度，减小了器件制造成本。三组二极管并联，降低了寄生电容，使得改进后的功率器件保护芯片的保护特性和可靠性都得到了提升。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。