碳化硅MOSFET器件及其制造方法与流程

本发明属于功率半导体技术，具体的说，是涉及一种金属氧化物半导体场效应(mosfet)器件结构及其制作方法。

背景技术：

能源资源是人类赖以生存和实现发展的重要物质基础，是人类进行生产生活的动力来源。许多能源资源取之不尽、用之不竭，如风能、太阳能以及潮汐能等。然而生产生活中所使用的主要能源，却是不可再生能源，包括化石能源、煤以及天然气等等，由此引发了全球能源危机。自人类进入21世纪以来，该问题愈发引起人们的重视。如何降低生产生活中不必要的能量损耗，即如何提高能源资源的利用率，是缓解全球能源危机的重要手段。电能作为人类能够直接使用的能源之一，在生活中早已是不可或缺。电力系统是人类利用电能和提高电能使用效率的必要途径，电力系统对电能输运、管理以及使用效率的高低，体现着电力系统的现代化程度，进而体现着人类对于能源资源利用效率的高低。而据统计，世界上90％以上的电能由功率器件通过电力系统控制着。从某种角度来说，功率器件的控制电能效率的高低，关乎着人类可持续发展。

功率器件当下由硅基功率器件主导，主要以晶闸管、功率pin器件、功率双极结型器件、肖特基势垒二极管、功率mosfet以及绝缘栅场效应晶体管为主，在全功率范围内均得到了广泛的应用，以其悠久历史、成熟的设计技术和工艺技术占领了功率半导体器件的主导市场。

碳化硅mosfet器件是以宽禁带半导体材料碳化硅制造的下一代半导体器件。碳化硅材料诸多吸引人的特性，如10倍于硅材料的临界击穿电场强度、高的热导率、大的禁带宽度以及高电子饱和漂移速度等，使sic材料成为了国际上功率半导体器件的研究热点，并在高功率应用场合，如高速铁路、混合动力汽车、智能高压直流输电等，碳化硅器件均被赋予了很高的期望。同时碳化硅功率器件对功率损耗的降低效果显著，使得碳化硅功率器件被誉为带动“新能源革命”的“绿色能源”器件。然而,因mos沟道的不理想导致mos沟道迁移率过低，极大地限制了碳化硅mosfet通态电流密度。因此，具有更高沟道密度、从而具有更大通态电流密度的碳化硅沟槽型mosfet受到的广泛关注和研究。尽管碳化硅沟槽型mosfet具有更低通态电阻以及更紧凑的元胞布局，由于底部栅氧化层电场过高的问题，给碳化硅沟槽型mosfet长久使用带来可靠性问题，导致器件鲁棒性差。传统碳化硅umosfet结构如图1所示。

碳化硅mosfet器件在应用中，通常需要与一个二极管反并联使用。有两种方式可以达到这个目的。其一是直接使用该器件碳化硅p型基区与碳化硅n^-漂移区、碳化硅n+衬底形成的寄生二极管。该寄生碳化硅二极管导通压降大(碳化硅pn结导通压降约为3.1v)，且反向恢复特性差(正向导通时漂移区电导调制注入大量过剩载流子)造成了高的功率损耗，不利于其在功率市场中的推广；同时因工作速度低而导致工作效率低下，对于碳化硅mosfet器件在逆变电路、斩波电路等应用中极为不利；其二是通过将器件与外部二极管反并联使用。该方法增加了金属互连数目，增加了杂散电感，不利于系统可靠性的提升；同时，由于器件数目的增加，导致系统体积增大，配套的散热需求也有所提升，封装成本也有所上升。以上种种问题使得碳化硅mosfet器件在众多实际应用中的推广受到了一定的阻碍。

技术实现要素：

本发明需要解决的，即针对上述问题，提出一种能优化碳化硅mosfet器件在逆变电路、斩波电路等应用中存在的栅介质层电场过高导致的器件鲁棒性差、功率损耗高、工作效率低、生产成本较高等问题的碳化硅mosfet器件及其制造方法。具体来说，本发明通过在传统碳化硅umosfet结构(如图1所示)的基础上，通过改进器件结构，于栅附近以及碳化硅p+接触区附近形成碳化硅深p掺杂区，并于原碳化硅p+接触区附近经刻蚀、淀积等工序形成肖特基接触金属或多晶硅的淀积。所述肖特基接触金属或多晶硅与碳化硅n-外延直接接触，最终形成具有整流特性的肖特基接触或异质结接触。当淀积的材料为金属时，所形成的接触，其势垒高度可以通过改变金属材料、工艺控制以及碳化硅n-外延浓度进行调节，最终形成较低导通压降(von)的肖特基接触。通常该接触von处于0.8v～2v的范围。从而实现正向工作性能优于寄生二极管的肖特基二极管的体内集成。由于该二极管为多子器件，反向恢复过程中由于不存在少子存储，具有更快的反向恢复时间、更低的反向恢复损耗以及更加的反向恢复可靠性，故相对于寄生二极管，具有更佳的反向恢复性能。该改进相对于体外反并联一个二极管的方式，显著减小了电力电子系统体积，降低了封装花费。同时由于不具有与二极管之间的金属引线，避免了金属引线带来的寄生效应，从而提高了系统应用可靠性。同时，相对于众多体内单片集成二极管的方式，本发明结构具有更为紧凑的元胞面积。集成二极管后的元胞面积与传统碳化硅深p掺杂mosfet完全相同，同时不影响mosfet器件基本性能。故本发明结构具有良好的性能优势。当淀积的材料为多晶硅时，所形成的接触为异质结接触。其特性与肖特基接触近似：同为多子器件，同时也具有整流特性。其正向导通压降von约为1.1v，优于碳化硅mosfet的寄生二极管特性，对于优化器件第三象限工作特性同样具有极佳的作用。另外，在肖特基接触金属材料或多晶硅下方的碳化硅p+区在对肖特基接触金属材料或多晶硅起到保护作用的同时，也大幅降低了器件栅介质电场，优化了器件电场分布，提升了器件耐压水平；同时jfet区有效掺杂能够进一步提升，即有效降低了器件比导ron.sp。

为实现上述目的，本发明采用以下技术方案：

一种碳化硅mosfet器件，包括自下而上依次设置的漏极金属1、碳化硅n⁺衬底2及碳化硅n^-外延层3；所述碳化硅n^-外延层3左上方具有源沟槽，源沟槽以肖特基接触金属12淀积填充；所述肖特基接触金属12下方具有碳化硅深p掺杂区4；所述肖特基接触金属12与碳化硅n^-外延层3于沟槽底部侧壁直接接触，形成具有整流特性的肖特基接触，所述碳化硅n^-外延层3右上方具有碳化硅深p掺杂区4，其深度与肖特基接触金属12下方的碳化硅深p掺杂区4相同；所述碳化硅n^-外延层3右上方的碳化硅深p掺杂区4的左上方、碳化硅n^-外延层3上方具有栅极结构；所述栅极结构包括栅介质层5、多晶硅栅6以及栅电极10；多晶硅栅6由栅介质层5包围，其上方通过栅电极10引出，所述栅极结构底部不低于肖特基接触金属12，所述栅极结构左侧、肖特基接触金属12右侧具有台面结构，所述台面结构包括碳化硅pbase区7和碳化硅n+源区8，所述碳化硅n+源区8位于碳化硅pbase区7上方，所述碳化硅pbase区7底部高于栅极结构底部；器件表面由一层源极金属9覆盖，所述源极金属与栅极金属10由硼磷硅玻璃bpsg11相隔。

作为优选方式，碳化硅材料用si、ge、gaas、gan、金刚石、硅锗、氧化镓半导体材料代替。

作为优选方式，所述肖特基接触金属12区域为多晶硅13。

作为优选方式，所述肖特基接触金属12右侧超出碳化硅深p掺杂区4的右边界，不仅于底部侧壁与碳化硅n-外延层3接触，其底部部分区域同时与碳化硅n-外延层3接触。

作为优选方式，所述肖特基接触金属12下方的碳化硅深p掺杂区4区域为介质层15，所述介质层与肖特基接触金属12下方碳化硅深p掺杂区4大小一致。

作为优选方式，所述源沟槽下方于z方向具有不连续的沟槽，其沟槽深度小于或等于第一碳化硅深p掺杂区4深度，沟槽内部具有肖特基接触金属12填充，沟槽底部为碳化硅n^-外延层3。

作为优选方式，所述栅极结构下方具有呈凸型分布的碳化硅深p掺杂区4，并且碳化硅深p掺杂区4的凹处连同x方向上整个栅极结构的底部具有split-gate结构。

进一步地，所述的一种碳化硅mosfet器件，其所用的宽、窄禁带材料不仅限于碳化硅、硅材料，对于其它由宽、窄禁带材料的组合同样适用。

一种碳化硅mosfet器件的制造方法，包括以下步骤：

第1步：选取碳化硅片，即作为后面的碳化硅n+衬底2、碳化硅n-外延层3；

第2步：通过高能离子注入工艺，进行铝离子注入，形成碳化硅pbase区7；或通过外延方式形成碳化硅pbase区7，然后形成碳化硅pbase区7后的器件；

第3步：通过光刻、离子注入工序，利用nsd掩膜版进行磷离子注入，形成碳化硅n+源区8；

第4步：通过光刻、高能离子注入工序，进行铝离子注入，形成碳化硅深p掺杂区4；或通过沟槽刻蚀工艺，利用trench掩膜版刻蚀出指定尺寸的沟槽，并采用外延、刻蚀工艺，形成碳化硅深p掺杂区4；

第5步：通过沟槽刻蚀工艺，利用trench掩膜版刻蚀出指定尺寸的沟槽；

第6步：通过淀积及刻蚀工艺，在源沟槽底部淀积一层金属，形成肖特基接触金属12，通过刻蚀去除多余的金属；

第7步：通过沟槽刻蚀工艺，利用trench掩膜版刻蚀出指定尺寸的栅沟槽；

第8步：通过干氧氧化工艺形成栅介质层5；

第9步：通过淀积及刻蚀工艺，在栅沟槽内淀积一层多晶硅，形成多晶硅栅6，通过刻蚀去除多余的多晶硅；

第10步：通过淀积、光刻以及刻蚀工艺形成栅电极10；

第11步：通过淀积、光刻以及刻蚀工艺形成硼磷硅玻璃bpsg11；

第12步：分别通过淀积、光刻以及刻蚀工艺形成源极金属9、漏极金属1；至此，器件制作完成。

进一步地，第6步中，所淀积的源沟槽肖特基接触金属12也可替换为多晶硅13材料；

进一步地，栅沟槽也可以先形成，完成栅极结构后，再形成源沟槽；

进一步地，第5步沟槽刻蚀过程中，可以增大刻蚀力度，以形成更宽的沟槽；

进一步地，在第5步形成源沟槽时，可以加大刻蚀力度，以形成更深的沟槽刻蚀。并将第4步更替为如下描述：通过淀积、刻蚀工艺，于源沟槽底部淀积形成一定厚度的氧化层。经刻蚀工艺形成表面高度低于碳化硅pbase区7的介质层15；

进一步地，在第5步形成源沟槽后，可以再增加一次刻蚀，于原源沟槽底部形成不连续的沟槽。二次刻蚀的沟槽深度等于碳化硅深p掺杂区4深度；

进一步地，在第5步形成源沟槽后，可以再增加一次刻蚀，于原源沟槽底部形成不连续的沟槽。二次刻蚀的沟槽深度小于碳化硅深p掺杂区4深度；

进一步地，在第4步形成碳化硅深p掺杂区4前，可以改变掩模参数，使于栅下方形成凸型分布的碳化硅深p掺杂区4，并在后续刻蚀栅沟槽工艺中，通过加大刻蚀力度，获得更深的沟槽，并于沟槽底部形成split-gate结构，如图10所示；

本发明还针对传统碳化硅umosfet提出了另一个改进方案。具体来说，本发明通过在碳化硅umosfet结构(如图1所示)的基础上，通过改进器件结构，并于指定区域进行沟槽刻蚀、淀积金属或多晶硅。所淀积的金属或多晶硅同样与碳化硅n-外延直接接触，形成具有整流特性的肖特基接触或si/sic异质结接触。当淀积的材料为金属时，所形成的接触，其势垒高度可以通过改变金属材料、工艺控制以及碳化硅n-外延浓度进行调节，最终形成较低导通压降(von)的肖特基接触。通常该接触von处于0.5v～1.8v的范围。从而实现正向工作性能优于寄生二极管的肖特基二极管的体内集成。由于该二极管为多子器件，反向恢复过程中由于不存在少子存储，具有更快的反向恢复时间、更低的反向恢复损耗以及更加的反向恢复可靠性，故相对于寄生二极管，具有更佳的反向恢复性能。该改进相对于体外反并联一个二极管的方式，显著减小了电力电子系统体积，降低了封装成本。同时由于不具有与二极管之间的金属引线，避免了金属引线带来的寄生效应，从而提高了系统应用可靠性。同时，相对于众多体内单块集成二极管的方式，本发明结构具有更为紧凑的元胞面积。集成二极管后的元胞面积与碳化硅双深p掺杂mosfet完全相同，同时不影响mosfet器件基本性能。故本发明结构具有良好的性能优势。当淀积的材料为多晶硅时，所形成的接触为异质结接触。其特性与肖特基接触近似：同为多子器件，同时也具有整流特性。其正向导通压降von约1v左右，优于碳化硅mosfet的寄生二极管特性，对于优化器件第三象限工作特性同样具有不错的效果。同样地，所述器件的改进对于碳化硅umosfet的基本性能具有有效的优化作用。

为实现上述目的，本发明采用以下技术方案：

一种碳化硅mosfet器件，其基本结构的元胞结构如图24所示，包括：自下而上依次设置的漏极金属1、碳化硅n⁺衬底2及碳化硅n^-外延层3；所述碳化硅n^-外延层3上方自左而右分别具有两个深度相同的肖特基接触金属12，左侧肖特基接触金属12下方具有和肖特基接触金属12宽度相同的第一碳化硅深p掺杂区4；右侧肖特基接触金属12下方、左侧及左下方具有碳化硅深p掺杂区4，所述半导体表面从左至右分别具有第一栅极结构、第二栅极结构以及第三栅极结构，3个栅极结构不连续排列且深度一致，3个栅极结构深度都浅于肖特基接触金属12，所述栅极结构均包括栅介质层5、多晶硅栅6以及栅电极10，多晶硅栅6由栅介质层5包围，其上方通过栅电极10引出，左侧的肖特基接触金属12两侧分别为第一栅极结构、第二栅极结构，左侧的肖特基接触金属12和第一、第二栅极结构之间分别以第一台面结构、第二台面结构相隔；所述右侧的肖特基接触金属12右侧具有第三栅极结构，右侧的肖特基接触金属12和第三栅极结构之间以第三台面结构相隔；3个台面结构深度第一浅于栅极结构，也浅于肖特基接触金属12，所述3个台面结构均包括碳化硅pbase区7及碳化硅n+源区8，所述碳化硅pbase区7及碳化硅n+源区8分别与栅极结构及肖特基接触金属12均紧密接触，所述第二栅极结构右侧及底部部分区域与右侧肖特基接触金属12接触，所述器件表面具有一层源极金属9，所述源极金属9与栅电极10通过硼磷硅玻璃bpsg11相互隔离。

作为优选方式，碳化硅材料用si、ge、gaas、gan、金刚石、硅锗、氧化镓半导体材料代替。

作为优选方式，所述肖特基接触金属12区域现置换为多晶硅13，两者深度及宽度完全一致。

作为优选方式，所述左侧肖特基接触金属12下方的碳化硅深p掺杂区4更替为介质层15，两者宽度及深度完全一致。

作为优选方式，所述右侧第二肖特基接触金属12与碳化硅n-外延层3不仅于沟槽侧壁形成接触，同时在底部部分区域也与碳化硅n-外延层3形成接触。

作为优选方式，肖特基接触金属12下方于z方向具有不连续的沟槽，其沟槽深度等于或小于左侧第二肖特基接触金属12的碳化硅深p掺杂区4的深度，沟槽内部以肖特基接触金属12淀积填充，沟槽底部为碳化硅n-外延层3。

作为优选方式，所述栅极结构下方具有呈凸型分布的碳化硅深p掺杂区4，碳化硅深p掺杂区4的凹处连同x方向上整个栅极结构的底部具有split-gate结构。

进一步地，所述的一种碳化硅mosfet器件，其所用的宽、窄禁带材料不仅限于碳化硅、硅材料，对于其它由宽、窄禁带材料的组合同样适用。

一种碳化硅mosfet器件的制造方法，包括以下步骤：

第1步：选取碳化硅片，即作为后面的碳化硅n+衬底2、碳化硅n-外延层3；如图34所示；

第2步：通过高能离子注入工艺，进行铝离子注入，形成碳化硅pbase区7，或通过外延方式形成碳化硅pbase区7；形成碳化硅pbase区7后的器件如图35所示；

第3步：通过光刻、离子注入工序，利用nsd掩膜版进行磷离子注入，形成碳化硅n+源区8；如图36所示；

第4步：通过光刻、高能离子注入工序，进行铝离子注入，形成碳化硅深p掺杂区4；或通过沟槽刻蚀工艺，利用trench掩膜版刻蚀出指定尺寸的沟槽，并采用外延、刻蚀工艺，形成碳化硅深p掺杂区4；如图37所示；

第5步：通过沟槽刻蚀工艺，利用trench掩膜版刻蚀出第一、第二沟槽；如图38所示(图中自左而右分别为第一、第二沟槽)；

第6步：通过淀积及刻蚀工艺，在沟槽底部淀积一层金属，形成肖特基接触金属12，通过刻蚀去除多余的金属；如图39所示；

第7步：通过沟槽刻蚀工艺，利用trench掩膜版刻蚀出指定尺寸的栅沟槽；如图40所示；

第8步：通过干氧氧化工艺形成栅介质层5；如图41所示；

第9步：通过淀积及刻蚀工艺，在栅沟槽内淀积一层多晶硅，形成多晶硅栅6，通过刻蚀去除多余的多晶硅；如图42所示；

第10步：通过淀积、光刻以及刻蚀工艺形成栅电极10；如图43所示。

第11步：通过淀积、光刻以及刻蚀工艺形成硼磷硅玻璃bpsg11；如图44所示。

第12步：分别通过淀积、光刻以及刻蚀工艺形成源极金属9、漏极金属1；至此，器件制作完成。如图45所示。

进一步地，第6步中，所淀积的沟槽肖特基接触金属12也可为多晶硅13材料；

进一步地，栅沟槽也可以先形成，完成栅极结构后，再形成源沟槽；

进一步地，第5步沟槽刻蚀过程中，可以增大刻蚀力度，以形成更宽的第二沟槽(即于第6步淀积形成更宽的第二肖特基接触金属12)；

进一步地，在第5步形成沟槽时，可以加大刻蚀力度，以形成更深的第一沟槽刻蚀。并将第4步更替为如下描述：通过淀积、刻蚀工艺，于第一沟槽底部淀积形成一定厚度的氧化层。经刻蚀工艺形成表面高度低于碳化硅pbase区7的介质层15；

进一步地，在第5步形成沟槽后，可以再增加一次刻蚀，于两沟槽底部形成不连续的沟槽。二次刻蚀的沟槽深度等于碳化硅深p掺杂区4深度；

进一步地，在第5步形成沟槽后，可以再增加一次刻蚀，于两沟槽底部形成不连续的沟槽。二次刻蚀的沟槽深度小于碳化硅深p掺杂区4深度；

进一步地，在第4步形成碳化硅深p掺杂区4前，可以改变掩模参数，使于栅下方形成凸型分布的碳化硅深p掺杂区4，并在后续刻蚀栅沟槽工艺中，通过加大刻蚀力度，获得更深的沟槽，并于沟槽底部形成split-gate结构，如图32所示；

以下阐述本发明原理。碳化硅mosfet器件在众多应用场合均需要与一个二极管反并联使用。若不考虑体内单块集成，则有两种方式可以达到这个目的。其一是直接使用碳化硅mosfet器件碳化硅p型基区与碳化硅n-外延层3、碳化硅n+衬底2形成的寄生碳化硅pin二极管。该寄生碳化硅pin正向导通压降von通常认为是3.1v，极大的正向导通压降对于低压功率下的应用极为不利，将显著地增大了器件通态损耗。同时，由于该器件属于双极器件，在通态因电导调制作用将产生少子的积累。尽管少子的积累在通态下能够降低通态压降，但对于开关瞬态、尤其是关断瞬态，由于少子存储导致的关断时间增长、关断损耗增加、反向峰值电流增加以及关断可靠性下降等问题，造成了该寄生二极管极差的反向恢复特性。因此对于反并联的二极管，应该具有低导通压降von、快恢复的基本要求；其二是通过将器件与器件外部的二极管反并联使用。尽管该方法达到了低导通压降von、快恢复的基本要求，但是该方法因器件个数增多、功率系统增大、散热要求提升等众多因素引起生产成本的上升以及金属连线增加后可靠性的降低，使得外部并联二极管的选择并非最佳。这也促使其它实现反并联二极管方法的形成。本发明通过在传统碳化硅umosfet结构(如图1所示)的基础上，通过改进器件结构，于栅附近以及碳化硅p+接触区附近形成碳化硅深p掺杂区，并于原碳化硅p+接触区附近经刻蚀、淀积等工序形成肖特基接触金属或多晶硅的淀积。所述肖特基接触金属或多晶硅与碳化硅n-外延直接接触，最终形成具有整流特性的肖特基接触或异质结接触。其中，肖特基接触如图2所示；异质结接触如图3所示。

所发明结构处于mosfet阻断工作时，由于器件耐压部分由碳化硅深p掺杂区4与碳化硅n-外延层3提供，器件的改进提升了传统碳化硅umosfet耐压，故所提出器件结构具有较高的耐压水平，同时由于碳化硅p+区的屏蔽作用，肖特基接触或异质结接触的漏电得以大幅降低，同时降低了器件栅氧化层电场，从而提高了器件长久应用可靠性。当器件处于正向工作状态下时，由于碳化硅p+区对器件雪崩击穿耐压的提升及对栅介质层的保护，器件jfet区域掺杂可以做得更高，从而降低mosfet比导值，优化了器件导通性能。本发明结构对于器件第三象限工作具有极大的优化作用。当所淀积的材料为肖特基接触金属时，前文所提到的势垒高度可以通过调节金属种类、工艺条件以及碳化硅n-外延等方式，形成von约为0.6v～2v的肖特基接触；同时由于碳化硅深p掺杂区4的保护功能，使得肖特基接触界面漏电较小。通常认为碳化硅pin二极管的von为3.1v左右。肖特基势垒二极管的嵌入，大大降低了器件第三象限工作下的通态损耗，同时肖特基势垒二极管属于多子器件，由于不存在少子存储效应，其具有更短的反向恢复时间，更低的关断损耗、更低的反向恢复峰值电流、更佳的反向恢复过程中器件的可靠性；另外，由于体内集成的肖特基势垒二极管对器件面积几乎没有增加，使所发明器件具有紧凑的元胞排列，从而具有更大的通态电流。当所淀积的材料为多晶硅时，多晶硅与碳化硅n-外延3于源沟槽底部侧壁形成si/sic异质结接触。据相关文献报道，该异质结同样具有整流特性。其正向导通压降von约为1.1v。同样相对于寄生二极管对于器件第三象限工作具有极大的改进作用。同时，由于其同样为多子器件，与肖特基二极管相似，同样具有极佳的反向恢复性能；为了提升器件第三象限工作特性，本发明还增大了器件结构中肖特基接触金属12横向尺寸。该部分的增大有利于器件第三象限工作性能的优化；为进一步提高器件第三象限工作性能，所发明结构还提出了另一种优化结构。即通过继续刻蚀源沟槽底部，于碳化硅深p掺杂区4内部形成不连续的沟槽结构。该沟槽结构同样以肖特基接触金属12或多晶硅13淀积填充。二次沟槽刻蚀的深度等于或者小于碳化硅深p掺杂区4深度，以增大肖特基/异质结接触面积，达到优化器件第三象限工作性能的目的。为了对器件动态特性进行优化，本发明还提供了在栅极结构底部形成不连续的split-gate结构，如图10，图11所示。该结构有效地降低了器件栅漏正对面积，降低了器件开通过程中所必须的栅电荷数目，从而优化了器件开关特性，提升了器件开关速度。所述针对碳化硅碳化硅umosfet的第二套改进方案，其原理与第一套改进方案相同，故此处不再赘述。

综上所述，本发明的有益效果为：

一，本发明结构显著提升了传统碳化硅umosfet器件耐压水平，同时大幅降低了栅介质层最高电场，使得器件长久应用可靠性得到了提升；同时降低了器件比导ron.sp；

二，本发明结构实现了体内多子整流器件的集成，使得所发明器件在第三象限工作区间，相对于器件内部寄生二极管，具有更佳的反向恢复性能，包括更短的反向恢复时间，更低的关断损耗、更低的反向恢复峰值电流、更佳的反向恢复过程中器件的可靠性。所集成的多子整流器件具有漏电低的特点；

三，相对于体外反并联二极管的方式，本发明结构降低了金属引线互连数量，减小了系统寄生电感；降低了系统器件数目，减小了系统体积；降低了对散热系统体积的要求；同时降低了封装成本。总的说来，所发明结构提升器件可靠性的同时，也降低了器件应用成本；

四，本发明结构具有紧凑的元胞排布，相对于传统碳化硅umosfet面积几乎没有增加，使得器件生产成本进一步降低；

五，本发明结构与传统碳化硅umosfet器件生产工艺兼容，具有易于生产的特点。

六，本发明在优化了碳化硅mosfet器件基本性能的同时，还针对器件第三象限工作性能进行了进一步的优化，得到了更佳的mosfet第三象限应用性能；

七，本发明通过降低栅漏正对面积，减小了器件米勒电容，从而增大了器件开关速度，优化了器件动态性能。

附图说明

图1是传统碳化硅umosfet器件元胞结构示意图；

图2是实施例1提供的一种碳化硅mosfet器件基本元胞结构示意图；

图3是实施例2提供的一种碳化硅mosfet器件基本元胞结构示意图；

图4是实施例3提供的一种碳化硅mosfet器件基本元胞结构示意图；

图5是实施例4提供的一种碳化硅mosfet器件基本元胞结构示意图；

图6是实施例1结构“regiona”区域z方向示意图；

图7是实施例5提供的一种碳化硅mosfet器件基本元胞结构示意图；

图8是实施例6提供的一种碳化硅mosfet器件基本元胞结构示意图；

图9是实施例1提供的一种碳化硅mosfet器件基本元胞结构其“regionb”区域xz平面示意图；

图10是实施例7提供的一种碳化硅mosfet器件基本元胞结构示意图；

图11是对实施例7作出一定的解释；

图12是本发明实施例8提供的碳化硅衬底示意图；

图13是本发明实施例8提供的通过离子注入工艺形成碳化硅pbase区7示意图；

图14是本发明实施例8提供的通过光刻、离子注入等工序，利用nsd掩膜版进行磷离子注入，形成碳化硅n+源区8示意图；

图15是本发明实施例8提供的通过光刻、离子注入工艺，形成碳化硅深p掺杂区4示意图；

图16是本发明实施例8提供的通过沟槽刻蚀工艺，利用trench掩膜版刻蚀出指定尺寸的源沟槽示意图；

图17是本发明实施例8提供的通过淀积及刻蚀工艺，在源沟槽底部淀积一层金属，形成肖特基接触金属12示意图；

图18是本发明实施例8提供的通过沟槽刻蚀工艺，利用trench掩膜版刻蚀出指定尺寸的栅沟槽示意图；

图19是本发明实施例8提供的通过干氧氧化工艺形成栅介质层5示意图；

图20是本发明实施例8提供的通过淀积、光刻以及刻蚀工艺形成多晶硅栅6示意图；

图21是本发明实施例8提供的通过淀积、光刻以及刻蚀工艺形成栅极10示意图；

图22是本发明实施例8提供的通过淀积、光刻以及刻蚀工艺形成bpsg11示意图；

图23是本发明实施例8提供的通过淀积、光刻以及刻蚀工艺形成源极9、漏极示意图。

图24是实施例9提供的一种碳化硅mosfet器件基本元胞结构示意图；

图25是实施例10提供的一种碳化硅mosfet器件基本元胞结构示意图；

图26是实施例11提供的一种碳化硅mosfet器件基本元胞结构示意图；

图27是实施例12提供的一种碳化硅mosfet器件基本元胞结构示意图；

图28是实施例9结构“regiona”区域z方向示意图；

图29是实施例13提供的一种碳化硅mosfet器件基本元胞结构示意图；

图30是实施例14提供的一种碳化硅mosfet器件基本元胞结构示意图；

图31是实施例9提供的一种碳化硅mosfet器件基本元胞结构其“regionb”区域xz平面示意图；

图32是实施例15提供的一种碳化硅mosfet器件基本元胞结构示意图；

图33是对实施例15作出一定的解释；

图34是本发明实施例16提供的碳化硅衬底示意图；

图35是本发明实施例16提供的通过离子注入工艺形成碳化硅pbase区7示意图；

图36是本发明实施例16提供的通过光刻、离子注入等工序，利用nsd掩膜版进行磷离子注入，形成碳化硅n+源区8示意图；

图37是本发明实施例16提供的通过光刻、离子注入工艺，形成碳化硅双深p掺杂区4示意图；

图38是本发明实施例16提供的通过沟槽刻蚀工艺，利用trench掩膜版刻蚀出指定尺寸的沟槽示意图；

图39是本发明实施例16提供的通过淀积及刻蚀工艺，在沟槽底部淀积一层金属，形成肖特基接触金属12示意图；

图40是本发明实施例16提供的通过沟槽刻蚀工艺，利用trench掩膜版刻蚀出指定尺寸的栅沟槽示意图；

图41是本发明实施例16提供的通过干氧氧化工艺形成栅介质层5示意图；

图42是本发明实施例16提供的通过淀积、光刻以及刻蚀工艺形成多晶硅栅6示意图；

图43是本发明实施例16提供的通过淀积、光刻以及刻蚀工艺形成栅极10示意图；

图44是本发明实施例16提供的通过淀积、光刻以及刻蚀工艺形成bpsg11示意图；

图45是本发明实施例16提供的通过淀积、光刻以及刻蚀工艺形成源极9、漏极1示意图。

附图中所使用的标号说明：

1为漏极金属，2为碳化硅n+衬底，3为碳化硅n-外延层，4为碳化硅深p掺杂区，5为栅介质层，6为多晶硅栅，7为碳化硅pbase区，8为碳化硅n+源区，9为源极金属，10为栅电极，11为硼磷硅玻璃bpsg，12为肖特基接触金属，13为多晶硅，14为split-gate多晶硅，15为介质层；16为碳化硅p+接触区。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

以下结合附图，本部分以一种1200v的碳化硅mosfet器件为例，详细描述本发明的技术方案，同时对本发明的原理和特性做进一步的说明。所举实例只用于解释本发明，并非用于限定本发明的范围。

实施例1：

一种碳化硅mosfet器件，其基本结构的元胞结构如图2所示。包括自下而上依次设置的漏极金属1、碳化硅n⁺衬底2及碳化硅n^-外延层3；所述碳化硅n^-外延层3左上方具有源沟槽，源沟槽以肖特基接触金属12淀积填充；所述肖特基接触金属12下方具有碳化硅深p掺杂区4；所述肖特基接触金属12与碳化硅n^-外延层3于沟槽底部侧壁直接接触，形成具有整流特性的肖特基接触，所述碳化硅n^-外延层3右上方具有碳化硅深p掺杂区4，其深度与肖特基接触金属12下方的碳化硅深p掺杂区4相同；所述碳化硅n^-外延层3右上方的碳化硅深p掺杂区4的左上方、碳化硅n^-外延层3上方具有栅极结构；所述栅极结构包括栅介质层5、多晶硅栅6以及栅电极10；多晶硅栅6由栅介质层5包围，其上方通过栅电极10引出，所述栅极结构底部不低于肖特基接触金属12，所述栅极结构左侧、肖特基接触金属12右侧具有台面结构，所述台面结构包括碳化硅pbase区7和碳化硅n+源区8，所述碳化硅n+源区8位于碳化硅pbase区7上方，所述碳化硅pbase区7底部高于栅极结构底部；器件表面由一层源极金属9覆盖，所述源极金属与栅极金属10由硼磷硅玻璃bpsg11相隔。其中，漏极金属1厚度为0.5μm～2μm，宽度为2～6μm，栅电极10厚度为0.5μm～2μm，宽度为0.2～0.5μm，源极金属9厚度为4μm～6μm，宽度为2～6μm；碳化硅n+衬底2厚度为1～3μm，浓度为1e18～1e19cm^-3；碳化硅n-外延3厚度为6～10μm，浓度为1e15～1e16cm^-3；碳化硅深p掺杂区4厚度为1～2μm，宽度为0.5～2μm，浓度为1e17～6e17cm^-3；碳化硅pbase区7厚度为0.3～0.8μm，宽度为0.5～1.1μm，浓度为6e16～4e17cm^-3；碳化硅n+源区8厚度为0.2～0.4μm，宽度为0.2～0.3μm，浓度为2e18～1e19cm^-3；栅介质层5厚度为20～70nm；多晶硅栅6厚度为0.4～1μm，宽度为0.4～1μm。肖特基接触金属12厚度为1～2μm，宽度为0.4～1.5μm。本发明提供的一种碳化硅mosfet，通过体内集成肖特基接触或异质结接触，在对器件基本性能实现了优化的同时，还优化了器件第三象限工作性能，降低了功率系统应用成本。

实施例2：

本实施例针对实施例1作出一定程度上的修改，其结构与实施例1大致相同，不同之处在于，所使用的肖特基接触金属12区域以多晶硅13代替，如图3所示。同样在源沟槽底部侧壁与碳化硅n-外延层3形成具有整流接触的si/sic异质结结构。该异质结结构正向导通压降von约为1.1v，对于器件第三象限工作同样具有较大的提升作用。同时，由于该异质结属于多子器件，使得二极管具有良好的反向恢复性能。

实施例3：

本实施例与实施例1不同之处在于，所述肖特基接触金属12具有更大的横向尺寸，如图4所示：所述肖特基接触金属12右侧超出碳化硅深p掺杂区4的右边界，不仅于底部侧壁与碳化硅n-外延层3接触，其底部部分区域同时与碳化硅n-外延层3接触。更大的肖特基接触金属12宽度，增大了肖特基结接触面积，对于器件第三象限的优化具有更进一步的意义。

实施例4：

本实施例与实施例1不同之处在于，所述特基接触金属12下方的碳化硅深p掺杂区4区域以介质层15代替，如图5所示，所述介质层与肖特基接触金属12下方碳化硅深p掺杂区4大小一致。介质层15的引入，对于器件表面结构，包括栅极结构以及肖特基接触结构、si/sic异质结接触结构具有良好的保护作用。

实施例5：

本实施例与实施例1不同之处在于，所述源沟槽下方于z方向具有不连续的沟槽，其沟槽深度等于第一碳化硅深p掺杂区4深度，沟槽内部具有肖特基接触金属12填充，沟槽底部为碳化硅n^-外延层3，如图7所示。实施例1源沟槽下方结构“regiona”区域z方向如图6所示。相对于实施例1，本实施例优化了器件第三象限工作时的通态电流密度。

实施例6：

本实施例针对实施例5作出一定程度上的修改，其结构与实施例5大致相同，不同之处在于，其沟槽深度小于第一碳化硅深p掺杂区4深度，如图8所示。相对于实施例5而言，本实施例具有更低的阻断态下的漏电，使得嵌入的二极管具有更佳的可靠性。

实施例7：

本实施例其结构与实施例1大致相同，不同之处在于，所述栅极结构下方具有呈凸型分布的碳化硅深p掺杂区4，并且碳化硅深p掺杂区4的凹处连同x方向上整个栅极结构的底部具有split-gate结构。如图10所示。该方式显著降低了器件栅漏正对面积，从而降低了米勒电容，提高了器件关断速度，优化了器件动态特性。其中，实施例1的“regionb”xz平面示意图如图9所示，split-gate结构xy平面示意图如图11所示；

实施例8：

本实施例同样以1200v的碳化硅mosfet器件制造方法为例，对上述1～7实施例的具体实现方式进行说明，根据本领域常识，可根据实际需求制备不同性能参数的器件。

第1步：选取合适电阻率与厚度的碳化硅片，即作为后面的碳化硅n+衬底2、碳化硅n-外延层3，如图12所示。其中，碳化硅n+衬底2厚度为1～3μm，浓度为1e18～1e19cm^-3；碳化硅n-外延层3厚度为6～10μm，浓度为1e15～1e16cm^-3；

第2步：通过高能离子注入工艺，注入能量约为1500～1900kev，进行铝离子注入，形成碳化硅pbase区7。该步骤也可以通过外延方式形成厚度为0.3～0.8μm，宽度为0.5～1.1μm，浓度为6e16～4e17cm^-3碳化硅pbase区7。形成碳化硅pbase区7后的器件如图13所示；

第3步：通过光刻、离子注入等工序，利用nsd掩膜版进行磷离子注入，注入能量约为1300～1700kev。厚度为0.2～0.4μm，宽度为0.2～0.3μm，浓度为2e18～1e19cm^-3的形成碳化硅n+源区8，如图14所示；

第4步：通过光刻、离子注入等工序，进行铝离子注入，注入能量为1700～2000kev，形成厚度为1～2μm，宽度为0.5～2μm，浓度为1e17～6e17cm^-3的碳化硅深p掺杂区4。如图15所示。该工艺也可以通过刻蚀、外延工艺形成碳化硅深p掺杂区4；

第5步：通过沟槽刻蚀工艺，利用trench掩膜版刻蚀出厚度为1～2μm，宽度为0.4～1.5μm的源沟槽，如图16所示；

第6步：通过淀积及刻蚀工艺，在源沟槽底部淀积一层金属，形成厚度为1～2μm，宽度为0.4～1.5μm的肖特基接触金属12，通过刻蚀去除多余的金属。如图17所示；

第7步：通过沟槽刻蚀工艺，利用trench掩膜版刻蚀出厚度为0.4～1μm，宽度为0.4～1μm的栅沟槽，如图18所示；

第8步：在约1000℃～1400℃的温度下，通过干氧氧化工艺形成厚度为20～70nm的栅介质层5，如图19所示；

第9步：通过淀积及刻蚀工艺，在栅沟槽内淀积一层多晶硅，形成厚度为0.4～1μm，宽度为0.4～1μm的多晶硅栅6，通过刻蚀去除多余的多晶硅。如图20所示；

第10步：通过淀积、光刻以及刻蚀工艺形成厚度为0.5μm～2μm，宽度为0.2～0.4μm的栅电极10，如图21所示。

第11步：通过淀积、光刻以及刻蚀工艺形成硼磷硅玻璃bpsg11，如图22所示。

第12步：分别通过淀积、光刻以及刻蚀工艺形成厚度为4μm～6μm，宽度为2～6μm的源极金属9、厚度为0.5μm～2μm，宽度为2～6μm的漏极金属1。至此，器件制作完成，如图23所示。

进一步地，在第9步中所淀积的多晶硅13，既可以是n型多晶硅，也可以是p型多晶硅；

进一步地，栅沟槽也可以先形成，完成栅极结构工艺后，再形成源沟槽；

进一步地，第6步中，所淀积的源沟槽肖特基接触金属12也可替换为多晶硅13材料；该多晶硅同样既可以是n型多晶硅，也可以是p型多晶硅；

进一步地，在第5步刻蚀源沟槽时，可以增加刻蚀宽度，使第6步淀积肖特基接触金属或多晶硅时，所淀积的材料不仅在源沟槽底部侧壁与碳化硅n-外延形成接触，同时在源沟槽底部部分区域也与碳化硅n-外延形成接触；

进一步地，在第5步形成源沟槽时，可以加大刻蚀力度，以形成更深的沟槽刻蚀。并将第4步更替为如下工艺：通过淀积、刻蚀工艺，于源沟槽底部淀积形成厚度为厚度为1～2μm的氧化层。经刻蚀工艺形成表面高度低于碳化硅pbase区7的介质层15；

进一步地，在第5步形成源沟槽后，可以再增加一次刻蚀，于原源沟槽底部形成不连续的沟槽。二次刻蚀的沟槽深度等于后期形成的碳化硅深p掺杂区4深度，即厚度为1～2μm；

进一步地，在第5步形成源沟槽后，可以再增加一次刻蚀，于原源沟槽底部形成不连续的沟槽。二次刻蚀的沟槽深度小于后期形成的碳化硅深p掺杂区4深度，即厚度最小小于1um，最大小于2um；

进一步地，在第4步形成碳化硅深p掺杂区4前，可以改变掩模参数，使于栅下方形成凸型分布的碳化硅深p掺杂区4，并在后续刻蚀栅沟槽工艺中，通过加大刻蚀力度，获得更深的沟槽，并于沟槽底部形成split-gate结构，如图10所示；

实施例9：

一种碳化硅mosfet器件，其基本结构的元胞结构如图24所示，包括：自下而上依次设置的漏极金属1、碳化硅n⁺衬底2及碳化硅n^-外延层3；所述碳化硅n^-外延层3上方自左而右分别具有两个深度相同的肖特基接触金属12，左侧肖特基接触金属12下方具有和肖特基接触金属12宽度相同的第一碳化硅深p掺杂区4；右侧肖特基接触金属12下方、左侧及左下方具有碳化硅深p掺杂区4，所述半导体表面从左至右分别具有第一栅极结构、第二栅极结构以及第三栅极结构，3个栅极结构不连续排列且深度一致，3个栅极结构深度都浅于肖特基接触金属12，所述栅极结构均包括栅介质层5、多晶硅栅6以及栅电极10，多晶硅栅6由栅介质层5包围，其上方通过栅电极10引出，左侧的肖特基接触金属12两侧分别为第一栅极结构、第二栅极结构，左侧的肖特基接触金属12和第一、第二栅极结构之间分别以第一台面结构、第二台面结构相隔；所述右侧的肖特基接触金属12右侧具有第三栅极结构，右侧的肖特基接触金属12和第三栅极结构之间以第三台面结构相隔；3个台面结构深度第一浅于栅极结构，也浅于肖特基接触金属12，所述3个台面结构均包括碳化硅pbase区7及碳化硅n+源区8，所述碳化硅pbase区7及碳化硅n+源区8分别与栅极结构及肖特基接触金属12均紧密接触，所述第二栅极结构右侧及底部部分区域与右侧肖特基接触金属12接触，所述器件表面具有一层源极金属9，所述源极金属9与栅电极10通过硼磷硅玻璃bpsg11相互隔离。其中，漏极金属1厚度为0.5μm～2μm，宽度为4～12μm，栅极金属10厚度为0.5μm～2μm，宽度为0.2～0.5μm，源极金属9厚度为4μm～6μm，宽度为4～12μm；碳化硅n+衬底2厚度为1～3μm，浓度为1e18～1e19cm^-3；碳化硅n-外延层3厚度为6～10μm，浓度为1e15～1e16cm^-3；碳化硅深p掺杂区4厚度为1～2μm，宽度为0.5～2μm，浓度为1e17～6e17cm^-3；碳化硅pbase区7厚度为0.3～0.8μm，宽度为0.5～1.1μm，浓度为6e16～4e17cm^-3；碳化硅n+源区8厚度为0.2～0.4μm，宽度为0.2～0.3μm，浓度为2e18～1e19cm^-3；栅介质层5厚度为20～80nm；多晶硅栅6厚度为0.4～1μm，宽度为0.4～1μm。肖特基接触金属12厚度为1～2μm，宽度为0.4～1.5μm。本发明提供的一种碳化硅mosfet，通过体内集成二极管功能块，在对器件基本性能有一定优化作用的同时，还对器件第三象限工作性起到了很好的优化作用。

实施例10：

本实施例针对实施例9作出一定程度上的修改，其结构与实施例9大致相同，不同之处在于，所使用的肖特基接触金属12以多晶硅13代替，如图25所示。同样在肖特基接触金属12底部侧壁与碳化硅n-外延层3形成具有整流接触的si/sic异质结结构。该异质结结构正向导通压降von约为1v，对于器件第三象限工作同样具有较大的提升作用。同时，由于该异质结属于多子器件，使得二极管具有良好的反向恢复性能。

实施例11：

本实施例与实施例9不同之处在于，所述第一碳化硅深p掺杂区4以介质层15代替，如图26所示。介质层15的引入，对于器件表面结构，包括栅极结构以及肖特基接触结构、si/sic异质结接触结构具有良好的保护作用。

实施例12：

本实施例与实施例9不同之处在于，所述第二肖特基接触金属12具有更大的横向尺寸，如图27所示，所述右侧第二肖特基接触金属12与碳化硅n-外延层3不仅于沟槽侧壁形成接触，同时在底部部分区域也与碳化硅n-外延层3形成接触，更大的肖特基接触金属12宽度，增大了肖特基结接触面积，对于器件第三象限的优化具有更进一步的意义。

实施例13：

本实施例与实施例9不同之处在于：肖特基接触金属12下方于z方向具有不连续的沟槽，其沟槽深度等于或小于左侧第二肖特基接触金属12的碳化硅深p掺杂区4的深度，沟槽内部以肖特基接触金属12淀积填充，沟槽底部为碳化硅n-外延层3，如图29所示。实施例9肖特基接触金属12下方结构如图28所示。相对于实施例9，本实施例优化了器件第三象限工作时的通态电流密度。

实施例14：

本实施例针对实施例13作出一定程度上的修改，其结构与实施例13大致相同，不同之处在于，其沟槽深度小于左侧第二肖特基接触金属12的碳化硅深p掺杂区4的深度，如图30所示。相对于实施例13而言，本实施例具有更低的阻断态下的漏电，使得嵌入的二极管具有更佳的漏电性能。

实施例15：

本实施例与实施例9大致相同，不同之处在于，栅极结构下方具有呈凸型分布的碳化硅深p掺杂区4，碳化硅深p掺杂区4的凹处连同x方向上整个栅极结构的底部具有split-gate结构，如图32所示。实施例9“regionb”区域xz平面如图31所示，split-gate结构的xy平面如图33所示。该方式显著降低了器件栅漏正对面积，从而降低了米勒电容，提高了器件关断速度，优化了器件动态特性。

实施例16：

本实施例同样以1200v的碳化硅mosfet器件制造方法为例，对上述9～15实施例的具体实现方式进行说明，根据本领域常识，可根据实际需求制备不同性能参数的器件。

第1步：选取合适电阻率与厚度的碳化硅片，即作为后面的碳化硅n+衬底2、碳化硅n-外延层3，如图31所示。其中，碳化硅n+衬底2厚度为1～3μm，浓度为1e18～1e19cm^-3；碳化硅n-外延层3厚度为6～10μm，浓度为1e15～1e16cm^-3；

第2步：通过高能离子注入工艺，注入能量约为1500～2000kev，进行铝离子注入，形成碳化硅pbase区7。该步骤也可以通过外延方式形成厚度为0.3～0.8μm，宽度为0.5～1.1μm，浓度为6e16～4e17cm^-3碳化硅pbase区7。形成碳化硅pbase区7后的器件如图32所示；

第3步：通过光刻、离子注入等工序，利用nsd掩膜版进行磷离子注入，注入能量约为1300～1700kev。厚度为0.2～0.4μm，宽度为0.2～0.3μm，浓度为2e18～1e19cm^-3的形成碳化硅n+源区8，如图33所示；

第4步：通过光刻、离子注入等工序，进行铝离子注入，注入能量为1700～2000kev，形成厚度为1～2μm，宽度为0.5～2μm，浓度为1e17～6e17cm^-3的碳化硅深p掺杂区4。如图34所示。该工艺也可以通过刻蚀、外延工艺形成碳化硅深p掺杂区4；

第5步：通过沟槽刻蚀工艺，利用trench掩膜版刻蚀出厚度为1～2μm，宽度为0.4～1.5μm的双沟槽，如图35所示；

第6步：通过淀积及刻蚀工艺，在双沟槽底部淀积一层金属，形成厚度为1～2μm，宽度为0.4～1.5μm的肖特基接触金属12，通过刻蚀去除多余的金属。如图36所示；

第7步：通过沟槽刻蚀工艺，利用trench掩膜版刻蚀出厚度为0.4～1μm，宽度为0.4～1μm的栅沟槽，如图37所示；

第8步：在约1000℃～1400℃的温度下，通过干氧氧化工艺形成厚度为20～80nm的栅介质层5，如图38所示；

第9步：通过淀积及刻蚀工艺，在栅沟槽内淀积一层多晶硅，形成厚度为0.4～1μm，宽度为0.4～1μm的多晶硅栅6，通过刻蚀去除多余的多晶硅。如图39所示；

第10步：通过淀积、光刻以及刻蚀工艺形成厚度为0.5μm～2μm，宽度为0.2～0.4μm的栅电极10，如图40所示。

第11步：通过淀积、光刻以及刻蚀工艺形成硼磷硅玻璃bpsg11，如图41所示。

第12步：分别通过淀积、光刻以及刻蚀工艺形成厚度为4μm～6μm，宽度为4～12μm的源极金属9、厚度为0.5μm～2μm，宽度为4～12μm的漏极金属1。至此，器件制作完成，如图42所示。

进一步地，在第9步中所淀积的多晶硅13，既可以是n型多晶硅，也可以是p型多晶硅；

进一步地，栅沟槽也可以先形成，完成栅极结构后，再形成源沟槽；

进一步地，第6步中，所淀积的肖特基接触金属12也可替换为多晶硅13材料；该多晶硅同样既可以是n型多晶硅，也可以是p型多晶硅；

进一步地，在第5步刻蚀沟槽时，可以分两次刻蚀。刻蚀第二沟槽时，采用力度更大的沟槽刻蚀，以形成宽度更大的第二沟槽，使第6步淀积肖特基接触金属或多晶硅时，所淀积的材料不仅在第二沟槽底部侧壁与碳化硅n-外延形成接触，同时在第二沟槽底部部分区域也与碳化硅n-外延形成接触；

进一步地，在第5步形成沟槽时，可以分两次刻蚀。刻蚀第一沟槽时，可以加大刻蚀力度，以形成更深的沟槽刻蚀；刻蚀第二沟槽则没有变化。同时将第4步更替为如下工艺：通过淀积、刻蚀工艺，于第一沟槽底部淀积形成厚度为厚度为1～2μm的氧化层。经刻蚀工艺形成表面高度低于碳化硅pbase区7的介质层15；

进一步地，在第5步形成沟槽后，可以再增加一次刻蚀，于沟槽底部形成不连续的沟槽。二次刻蚀的沟槽深度等于后期形成的碳化硅深p掺杂区4深度，即厚度为1～2μm；

进一步地，在第5步形成沟槽后，可以再增加一次刻蚀，于沟槽底部形成不连续的沟槽。二次刻蚀的沟槽深度小于后期形成的碳化硅深p掺杂区4深度，即厚度最小小于1um，最大小于2um；

进一步地，在第4步形成碳化硅深p掺杂区4前，可以改变掩模参数，使于栅下方形成凸型分布的碳化硅深p掺杂区4，并在后续刻蚀栅沟槽工艺中，通过加大刻蚀力度，获得更深的沟槽，并于沟槽底部形成split-gate结构，如图32所示；

同时需要申明的是：本领域工程技术人员根据本领域基本知识可以知道，本发明所述的一种碳化硅功率mosfet器件结构中，所用的p型多晶硅亦可以采用n型多晶硅实现，也可通过p型单晶硅实现，当然还可通过n型单晶硅实现；所用的介质材料除了可以采用二氧化硅(sio2)实现，也可通过采用氮化硅(si3n4)、二氧化铪(hfo2)、三氧化二铝(al2o3)等高k介质材料实现；所述碳化硅材料还可以用氮化镓，金刚石等宽禁带材料代替。同时，制造工艺的具体实施方式也可以根据实际需要进行调整。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。