SOI二极管的制作方法

本发明涉及半导体技术，特别涉及一种soi二极管。

背景技术：

传统的体硅工艺二极管，如图1所示，是在bulksi(块体硅)区域区通过注入p型以及n型杂质离子形成二极管，正向导通时电流路径只有一条，这就极大地限制了器件的正向导通能力，使得器件导通电阻较大，在设计器件时不得不增大器件尺寸从而占用了芯片面积，降低了芯片的利用率。

随着微电子技术的发展，soi(silicon-on-insulator,绝缘体硅)器件得到广泛的使用。由于soi技术具有的低功耗、抗辐照、抗闩锁等特性的优点，soi技术已逐渐成为制造高速、低功耗、高可靠性集成电路的主流技术，其中soi二极管的使用也越来越受到重视。随着射频和光电等领域中soi二极管的使用，常规soi二极管的结构得到不断地更新。

现有一种soi二极管如图2所示，其包括soi基底1，soi基底1包括si/sio2/si三层结构，在soi基底1上部的si层设置n+掺杂区2，n+掺杂区2由soi基底1上部si层的上表面向soi基底1中部的sio2层延伸，并且n+掺杂区2的厚度小于或等于soi基底1上部si层的厚度；在所述soi基底1的上表面设置n-外延层3，在n-外延层3上设置环状沟槽，沟槽由n-外延层3的上表面延伸至soi基底1中部的sio2层，在沟槽内填充多晶硅6，在沟槽4的侧壁与多晶硅6之间设置第一氧化硅层5；在所述沟槽的上表面分别设置第二氧化硅层7，第二氧化硅层7覆盖住沟槽4的上表面，并且与第一氧化硅层5连接；在所述沟槽两侧的n-外延层3和soi基底1上设置n+掺杂区2，在n-外延层3的上部设置p+掺杂区8。该种结构的soi二极管，耐压水平不足，暗电流大，结电容大，响应时间长，灵敏度也不足。

技术实现要素：

本发明要解决的技术问题是提供一种soi二极管，具有较小器件尺寸和较低导通电阻。

为解决上述技术问题，本发明提供的soi二极管,硅衬底层的中部上方形成有二氧化硅中间层203；二氧化硅中间层203上方形成有上部硅层；

上部硅层沿横向为依次邻接的上部p型注入区204、体区206及上部n型注入区205；

上部硅层、二氧化硅中间层203在横向与硅衬底层200由浅沟槽隔离区214隔离；

多晶硅栅213形成于体区206正上方，并且通过绝缘介质层同上部硅层隔离；

上部p型注入区204侧的硅衬底层200形成有衬底p型注入区201，并且上部p型注入区204同衬底p型注入区201互联短接；

上部n型注入区205侧的硅衬底层200形成有衬底n型注入区202，并且上部n型注入区205同衬底n型注入区202互联短接。

较佳的，多晶硅栅213的横向两端同上部硅层间分别形成有侧墙212。

较佳的，多晶硅栅213悬空。

较佳的，多晶硅栅213与衬底p型注入区201短接互联。

较佳的，多晶硅栅213与衬底n型注入区202短接互联。

较佳的，所述上部硅层的厚度为所述上部硅层的厚度为0.01μm～1μm。

较佳的，所述二氧化硅中间层203的厚度为0.005μm～1.5μm。

本发明的soi二极管，为soi多晶硅隔离自对准二极管，上部p型注入区204同衬底p型注入区201互联短接,作为soi多晶硅隔离自对准二极管正向电极，上部n型注入区205同衬底n型注入区202互联短接，作为soi多晶硅隔离自对准二极管负向电极，该soi二极管正向导通时的电流导通路径有两条：一条为位于上部硅层中并由上部p型注入区204流向上部n型注入区205，另一条位于硅衬底层200中并由衬底p型注入区201流向衬底n型注入区202，相较于传统体硅工艺二极管增强了其正向导通电流的能力，且该soi二极管的两条正向导通电流路径在空间位置上分别位于二氧化硅中间层203的上方和下方，没有占用多余的芯片面积，该soi二极管具有较小器件尺寸和较低导通电阻。

附图说明

为了更清楚地说明本发明的技术方案，下面对本发明所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为传统体硅工艺二极管结构示意图；

图2为现有一种soi二极管结构示意图；

图3为本发明的soi二极管一实施例结构示意图；

图4为本发明的soi二极管一实施例的版图示意图；

图5为本发明的soi二极管一实施例的结构-版图对应示意图。

具体实施方式

下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。

实施例一

如图3所示，soi(silicononinsulator，绝缘体上硅)二极管,硅衬底层200的中部上方形成有二氧化硅中间层203；二氧化硅中间层203上方形成有上部硅层；

上部硅层沿横向为依次邻接的上部p型注入区204、体区206及上部n型注入区205；

上部硅层、二氧化硅中间层203在横向与硅衬底层200由浅沟槽隔离区214隔离；

多晶硅栅213形成于体区206正上方，并且通过绝缘介质层同上部硅层隔离；

上部p型注入区204侧的硅衬底层200形成有衬底p型注入区201，并且上部p型注入区204同衬底p型注入区201互联短接；

上部n型注入区205侧的硅衬底层200形成有衬底n型注入区202，并且上部n型注入区205同衬底n型注入区202互联短接。

实施例一的soi二极管，为soi多晶硅隔离自对准二极管，上部p型注入区204同衬底p型注入区201互联短接,作为soi多晶硅隔离自对准二极管正向电极，上部n型注入区205同衬底n型注入区202互联短接，作为soi多晶硅隔离自对准二极管负向电极，该soi二极管正向导通时的电流导通路径有两条：一条为位于上部硅层中并由上部p型注入区204流向上部n型注入区205，另一条位于硅衬底层200中并由衬底p型注入区201流向衬底n型注入区202，相较于传统体硅工艺二极管增强了其正向导通电流的能力，且该soi二极管的两条正向导通电流路径在空间位置上分别位于二氧化硅中间层203的上方和下方，没有占用多余的芯片面积，该soi二极管具有较小器件尺寸和较低导通电阻。

实施例一的soi二极管，可以完全采用soi常规工艺流程制备，无需额外增加光刻工艺，其一个实施例的版图如图4所示，其包括：poly图层(polymasklayer)、aa图层(activemasklayer)、sdp图层(p+implantmasklayer)、sdn图层(n+implantmasklayer)、gba图层(soiactivemasklayer)以及soiepi图层(soiepimasklayer)。poly图层、aa图层、sdp图层、sdn图层以及gba图层皆位于soiepi图层区域内，其中gba图层区域内含有aa图层以及poly图层，poly图层与有aa图层部分重叠。

如图5所示，sdp图层同aa图层一侧的重叠部分301，304，分别对应着图2中的衬底p型注入区201以及上部p型注入区204，其中sdp图层覆盖部分poly图层。sdn图层同aa图层另一侧的重叠部分302，305分别对应着图2中的衬底n型注入区202以及上部n型注入区205，其中sdn图层覆盖部分poly图层且与sdp图层无重叠区域，poly图层对应着图2中的多晶硅栅213。

实施例二

基于实施例一的soi二极管,多晶硅栅213的横向两端同上部硅层间分别形成有侧墙212。

较佳的，多晶硅栅213悬空。

较佳的，多晶硅栅213与衬底p型注入区201短接互联。

较佳的，多晶硅栅213与衬底n型注入区202短接互联。

较佳的，所述上部硅层的厚度为所述上部硅层的厚度为0.01μm～1μm。

较佳的，所述二氧化硅中间层203的厚度为0.005μm～1.5μm。

以上仅为本申请的优选实施例，并不用于限定本申请。对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。