半导体器件的制作方法

本发明涉及一种半导体器件。

背景技术：

金属氧化物半导体场效应晶体管(metaloxidesemiconductorfieldeffecttransistor，mosfet)因具有开关速度快、功耗低的优点，而被广泛应用于各个领域。但是mosfet存在电流密度小、导通电阻大的缺点。

技术实现要素：

鉴于背景技术中存在的问题，本发明实施例提供了一种半导体器件，以提高电流密度，降低导通电阻。

为了解决上述技术问题，本发明实施例提供一种半导体器件，半导体器件包括依次层叠设置的第一电极层、衬底层、n-型漂移区、源极结构及第二电极层；源极结构包括相互独立的n+掺杂区，以及环绕每个n+掺杂区设置的p基区，相邻的p基区彼此间隔；第二电极层包括源电极及栅电极，源电极对应并连接n+掺杂区及p基区设置，栅电极对应n+掺杂区、p基区及相邻p基区之间的n-型漂移区设置，且栅电极与n-型漂移区及源极结构之间通过栅氧化层连接；在栅氧化层与n-型漂移区之间设置有alxga1-xn层，alxga1-xn层对应并连接所述n-型漂移区，0＜x≤1。

根据本发明实施例的一个方面，alxga1-xn层的厚度为5nm～500nm。

根据本发明实施例的一个方面，alxga1-xn层的厚度为10nm～100nm。

根据本发明实施例的一个方面，alxga1-xn层的厚度为10nm～50nm。

根据本发明实施例的一个方面，alxga1-xn层中，0.1≤x≤0.5。

根据本发明实施例的一个方面，相邻的p基区通过n-型漂移区间隔，alxga1-xn层对应并设置于相邻p基区之间的n-型漂移区的表面。

根据本发明实施例的一个方面，alxga1-xn层的朝向n-型漂移区的表面与栅氧化层的朝向n-型漂移区的表面齐平。

根据本发明实施例的一个方面，alxga1-xn层的长度等于或小于相邻p基区之间的距离。

根据本发明实施例的一个方面，半导体器件为平面式的金属氧化物半导体场效应晶体管mosfet或绝缘栅双极型晶体管(insulatedgatebipolartransistor，igbt)。

根据本发明实施例的一个方面，相邻的p基区通过沟槽间隔，p基区与n-型漂移区之间的界面高于沟槽的底面；栅电极、栅氧化层及alxga1-xn层设置于沟槽内；栅电极与源电极之间通过绝缘氧化层隔离。

根据本发明实施例的一个方面，alxga1-xn层设置于沟槽的位于界面以下的壁面。

根据本发明实施例的一个方面，半导体器件为沟槽式的金属氧化物半导体场效应晶体管mosfet或绝缘栅双极型晶体管igbt。

本发明实施例提供的半导体器件在导通状态下，栅氧化层与n-型漂移区之间形成积累层，电子可以通过源极结构并经积累层到达n-型漂移区，通过在栅氧化层与n-型漂移区之间设置alxga1-xn层，并使alxga1-xn层对应并连接n-型漂移区，能够显著提高积累层的电流密度，降低导通电阻，提高半导体器件的工作效率。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例中所需要使用的附图作简单地介绍，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。附图并未按照真实比例绘制。

图1为本发明一个实施例提供的半导体器件的结构示意图。

图2为本发明一个实施例提供的平面式mosfet的结构示意图。

图3为图2中平面式mosfet的导通电阻示意图。

图4为本发明一个实施例提供的平面式igbt的结构示意图。

图5为本发明一个实施例提供的沟槽式mosfet的结构示意图。

图6为本发明另一个实施例提供的沟槽式igbt的结构示意图。

标号说明：

110、第一电极层；

120、衬底层；121、n+型衬底层；122、n+型缓冲层；123、p+型集电层；

130、n-型漂移区；131、积累层；

140、源极结构；141、p基区；142、n+掺杂区；

150、第二电极层；151、源电极；152、栅电极；153、栅氧化层；154、alxga1-xn层；155、绝缘氧化层。

具体实施方式

下面将详细描述本发明的各个方面的特征和示例性实施例，为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本发明，并不被配置为限定本发明。对于本领域技术人员来说，本发明可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本发明的示例来提供对本发明更好的理解。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。另外，在本文中，“多个”的意思为两个以上，“以上”、“以下”为包括本数。

图1示意性地显示了本发明实施例提供的一种半导体器件。请参照图1，本发明一个实施例提供的一种半导体器件包括依次层叠设置的第一电极层110、衬底层120、n-型漂移区130、源极结构140及第二电极层150；源极结构140包括相互独立的n+掺杂区142，以及环绕每个n+掺杂区142设置的p基区141，相邻的p基区141彼此间隔；第二电极层150包括源电极151及栅电极152，源电极151对应并连接n+掺杂区142及p基区141设置，栅电极152对应n+掺杂区142、p基区141及相邻p基区141之间的n-型漂移区130设置，且栅电极152与n-型漂移区130及源极结构140之间通过栅氧化层153连接；栅氧化层153与n-型漂移区130之间设置有alxga1-xn层154，0＜x≤1，alxga1-xn层154对应并连接n-型漂移区130，栅氧化层153覆盖alxga1-xn层154设置。

本发明实施例提供的半导体器件在导通状态下，栅氧化层153与n-型漂移区130之间形成积累层131，电子可以通过源极结构140并经积累层131到达n-型漂移区130，通过在栅氧化层153与n-型漂移区130之间设置alxga1-xn层154，并使alxga1-xn层154对应并连接n-型漂移区130，alxga1-xn层154会产生高浓度的二维电子气(two-dimensionalelectrongas，2deg)，从而显著提高积累层131的电流密度，降低半导体器件的导通电阻，提高半导体器件的工作效率。

进一步地，alxga1-xn层154的厚度可以根据半导体器件的具体指标要求，通过理论计算，使用sentaurus或silvaco等仿真软件确定，达到最佳改善积累层电阻的目的。

在一些实施例中，alxga1-xn层154的厚度上限可以为30nm、50nm、70nm、100nm、120nm、150nm、200nm、300nm、400nm、500nm；alxga1-xn层154的厚度下限可以为5nm、8nm、10nm、15nm、20nm、30nm、50nm、80nm、100nm、130nm、180nm、200nm。alxga1-xn层154的厚度可以是上限或下限的任意组合。

可选地，alxga1-xn层154的厚度为5nm～500nm。

可选地，alxga1-xn层154的厚度为10nm～100nm。

可选地，alxga1-xn层154的厚度为10nm～50nm。

可选地，alxga1-xn层154中，0.1≤x≤0.5。

可选地，n-型漂移区130的材料为si、sic、gaas、gan或其它半导体材料。

alxga1-xn层154可以是在p基区141和n+掺杂区142形成之后，通过淀积或其它工艺形成。

在一些实施例中，相邻的p基区141之间通过n-型漂移区130间隔，alxga1-xn层154对应并设置于相邻p基区141之间的n-型漂移区130的表面。

进一步地，alxga1-xn层154的朝向n-型漂移区130的表面与栅氧化层153的朝向n-型漂移区130的表面齐平。

进一步地，alxga1-xn层154的长度可以是等于或小于相邻p基区141之间的距离l。例如alxga1-xn层154的长度等于相邻p基区141之间的距离l，可以更好地提高积累层131的电流密度，降低半导体器件的导通电阻。

半导体器件可以为平面式mosfet。作为一个示例，请一并参照图2，平面式mosfet包括依次层叠设置的第一电极层110、衬底层120、n-型漂移区130、源极结构140及第二电极层150；源极结构140包括相互独立的n+掺杂区142，以及环绕每个n+掺杂区142设置的p基区141，相邻的p基区141之间通过n-型漂移区130间隔；第二电极层150包括源电极151及栅电极152，源电极151对应并连接n+掺杂区142及p基区141设置，栅电极152对应n+掺杂区142、p基区141及相邻p基区141之间的n-型漂移区130设置，且栅电极152与n-型漂移区130及源极结构140之间通过栅氧化层153连接；在栅氧化层153与n-型漂移区130之间设置有alxga1-xn层154，alxga1-xn层154对应并连接n-型漂移区130，栅氧化层153覆盖alxga1-xn层154设置。

其中，第一电极层110为漏电极。

衬底层120为n+型衬底层121。可选地，n+型衬底层121的材料为si、sic、gaas、gan或其它半导体材料。

可选地，n-型漂移区130的材料为si、sic、gaas、gan或其它半导体材料。

如图3所示，平面式mosfet的导通电阻包括源极接触电阻rcs、源极电阻rn+、沟道电阻rch、积累层电阻ra、jfet区域电阻rjfet、漂移区电阻rd、衬底电阻rsub、漏极接触电阻rcd。由于该平面式mosfet在栅氧化层153与n-型漂移区130之间设置有alxga1-xn层154，alxga1-xn层154会产生高浓度的二维电子气，显著提高积累层131的电流密度，使积累层电阻ra显著降低，从而降低半导体器件的导通电阻，提高半导体器件的工作效率。

为了更清楚地显示alxga1-xn层154的有益效果，提供在栅氧化层153与n-型漂移区130之间未设置有alxga1-xn层154的常规平面式mosfet与在栅氧化层153与n-型漂移区130之间设置有alxga1-xn层154的平面式mosfet作为对比，常规平面式mosfet与本发明实施例的平面式mosfet的其他特征相同。其中，常规平面式mosfet与本发明实施例的平面式mosfet的元胞尺寸(cellpitch)宽度w均为20μm，相邻p基区141之间的距离l均为6μm，本发明实施例的平面式mosfet中alxga1-xn层154的厚度为30nm，x＝0.3。

常规平面式mosfet，额定电压为50v下积累层电阻ra为0.66mω·cm²，在其导通电阻中的占比为29.5％，仅次于沟道电阻rch。根据公式ra＝ρ×l＝l/(q×μn×n)，可以得到该常规平面式mosfet的积累层中的电子数量为n＝l/(q×μn×ra)。将相邻p基区141之间的距离l＝6μm，电荷量q＝1.6×10^-19c，积累层电阻ra＝0.66mω·cm²，其积累层电子迁移率μn＝200cm²/(v·s)带入公式可以得到，积累层电子数量n＝2.84×10¹⁶cm^-3。

而本发明实施例的平面式mosfet，由于在栅氧化层153与n-型漂移区130之间设置有alxga1-xn层154，alxga1-xn层154产生的二维电子气高达5×10¹⁹cm^-3，显著提高了积累层131的电流密度，使积累层电阻ra显著降低，仅约为6.6×10^-4mω·cm²，降低了3个数量级，相比其他导通电阻的组成部分基本可以忽略不计，因此，显著降低了半导体器件的导通电阻，提高了半导体器件的工作效率。

半导体器件可以为平面式igbt。作为一个示例，请一并参照图4，平面式igbt包括依次层叠设置的第一电极层110、衬底层120、n-型漂移区130、源极结构140及第二电极层150；源极结构140包括相互独立的n+掺杂区142，以及环绕每个n+掺杂区142设置的p基区141，相邻的p基区141之间通过n-型漂移区130间隔；第二电极层150包括源电极151及栅电极152，源电极151对应并连接n+掺杂区142及p基区141设置，栅电极152对应n+掺杂区142、p基区141及相邻p基区141之间的n-型漂移区130设置，且栅电极152与n-型漂移区130及源极结构140之间通过栅氧化层153连接；在栅氧化层153与n-型漂移区130之间设置有alxga1-xn层154，alxga1-xn层154对应并连接n-型漂移区130，栅氧化层153覆盖alxga1-xn层154设置。

其中，第一电极层110为集电极。

衬底层120包括层叠设置的n+型缓冲层122和p+型集电层123，其中，n+型缓冲层122与n-型漂移区130相邻接，p+型集电层123与第一电极层110相邻接。

可选地，n-型漂移区130的材料为si、sic、gaas、gan或其它半导体材料。

在一些实施例中，相邻的p基区141通过沟槽间隔，p基区141与n-型漂移区130之间的界面高于沟槽的底面；栅电极152、栅氧化层153及alxga1-xn层154设置于沟槽内；栅电极152与源电极151之间通过绝缘氧化层154隔离。

进一步地，alxga1-xn层154设置于沟槽的位于p基区141与n-型漂移区130之间的界面以下的壁面。即alxga1-xn层154位于p基区141与n-型漂移区130之间的界面以下，达到改善积累层电阻ra的效果。

可选地，alxga1-xn层154设置于沟槽的底壁面及与底壁面连接的部分侧壁面上，alxga1-xn层154的顶面与p基区141和n-型漂移区130之间的界面齐平。在其他的实施例中，alxga1-xn层154的顶面还可以低于与p基区141和n-型漂移区130之间的界面。均可以起到较好地改善积累层电阻ra的效果。

可以理解的是，还可以是在沟槽的位于p基区141与n-型漂移区130之间的界面以下的部分壁面上设置alxga1-xn层154，例如在沟槽的位于p基区141与n-型漂移区130之间的界面以下的侧壁面上设置alxga1-xn层154，在沟槽的底壁面上设置alxga1-xn层154，或者在沟槽的位于p基区141与n-型漂移区130之间的界面以下的侧壁面上及部分底壁面上设置alxga1-xn层154，均可以起到改善积累层电阻ra的效果。

进一步地，当沟槽的侧壁面上设置有alxga1-xn层154时，alxga1-xn层154的朝向n-型漂移区130的表面与栅氧化层153的朝向源极结构140的表面齐平。

半导体器件可以为沟槽式mosfet。作为一个示例，请一并参照图5，沟槽式mosfet包括依次层叠设置的第一电极层110、衬底层120、n-型漂移区130、源极结构140及第二电极层150；源极结构140包括相互独立的n+掺杂区142，以及环绕每个n+掺杂区142设置的p基区141，相邻的p基区141之间通过沟槽间隔，且p基区141与n-型漂移区130之间的界面高于沟槽的底面；第二电极层150包括源电极151及栅电极152，栅电极152设置于沟槽内，且栅电极152与n-型漂移区130及源极结构140之间通过栅氧化层153连接；在沟槽的槽口覆盖有绝缘氧化层155，源电极151覆盖绝缘氧化层155设置，且源电极151对应并连接n+掺杂区142及p基区141设置；在栅氧化层153与n-型漂移区130之间设置有alxga1-xn层154，alxga1-xn层154对应并连接n-型漂移区130，栅氧化层153覆盖alxga1-xn层154设置。

其中，第一电极层110为漏电极。

衬底层120为n+型衬底层121。可选地，n+型衬底层121的材料为si、sic、gaas、gan或其它半导体材料。

可选地，n-型漂移区130的材料为si、sic、gaas、gan或其它半导体材料。

半导体器件可以为沟槽式igbt。作为一个示例，请一并参照图6，沟槽式igbt包括依次层叠设置的第一电极层110、衬底层120、n-型漂移区130、源极结构140及第二电极层150；源极结构140包括相互独立的n+掺杂区142，以及环绕每个n+掺杂区142设置的p基区141，相邻的p基区141之间通过沟槽间隔，且p基区141与n-型漂移区130之间的界面高于沟槽的底面；第二电极层150包括源电极151及栅电极152，栅电极152设置于沟槽内，且栅电极152与n-型漂移区130及源极结构140之间通过栅氧化层153连接；在沟槽的槽口覆盖有绝缘氧化层155，源电极151覆盖绝缘氧化层155设置，且源电极151对应并连接n+掺杂区142及p基区141设置；在栅氧化层153与n-型漂移区130之间设置有alxga1-xn层154，alxga1-xn层154对应并连接n-型漂移区130，栅氧化层153覆盖alxga1-xn层154设置。

其中，第一电极层110为集电极。

衬底层120包括层叠设置的n+型缓冲层122和p+型集电层123，其中，n+型缓冲层122与n-型漂移区130相邻接，p+型集电层123与第一电极层110相邻接。

可选地，n-型漂移区130的材料为si、sic、gaas、gan或其它半导体材料。

以上所述，仅为本发明的具体实施方式，所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，上述描述的系统的具体工作过程，可以参考前述系统实施例中的对应连接结构，在此不再赘述。应理解，本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。