一种改进式静电夹盘吸附用衬底和半导体芯片器件晶圆的制作方法

本实用新型涉及半导体制造工艺技术领域，尤其涉及一种改进式静电夹盘吸附用衬底与半导体芯片器件晶圆。

背景技术：

半导体工艺机台随着器件性能的改进而进步。为达到高方向性的等离子化学反应蚀刻如背面穿孔，通常可以使用高真空、高等离子密度、可加偏压的机台，如ICP RIE。

刻蚀必须在低压进行，然而由于低压不利于转移热能，因此需要一个背面氦气冷却系统来转移晶圆上热能，所以同时也需要静电夹盘（E-Chuck）来防止背面的高压氮气将晶圆吹走。在通常情况下，静电夹盘可良好吸附高介电常数（> 6）的衬底，但对低介电常数（< 5 ）衬底的吸附能力则常不足而造成散热及膨胀翘曲导致工艺失败，甚至掉片的问题，进而严重影响工艺良品率。

当在进行碳化硅基或硅基氮化镓器件晶圆背面工艺时，由于需要研磨、减薄、光刻、通孔刻蚀等操作，通常需要先把氮化镓晶圆键合在衬底/载片上。为防止晶圆的翘曲影响背面工艺，使用的衬底/载片的热伸张系数需与碳化硅或硅接近。然而由于碳化硅的成本非常昂贵（通常六寸碳化硅的每片价格为人民币6到8万），因此可用便宜且热伸张系数接近的Pyrex玻璃（高硼硅玻璃）代替（通常六寸Pyrex玻璃的每片价格为人民币一到两百元）。如申请号为CN201710067063.2的发明专利公开了一种不易变形的碳化硅基芯片背面工艺，包括以下步骤：S1、在完成正面工艺的碳化硅基芯片正面旋涂或喷淋粘胶剂；S2、将碳化硅基芯片与高硼硅玻璃衬底或者将碳化硅基芯片与硅酸硼玻璃衬底进行键合；S3、对键合好的碳化硅基芯片完成后续背面工艺；S4、将完成后续背面工艺的碳化硅基芯片与高硼硅玻璃衬底或者碳化硅基芯片与硅酸硼玻璃衬底进行分离。即该发明专利公开了采用了与碳化硅或硅接近的热伸张系数的衬底/载片，即Pyrex玻璃或硅酸硼玻璃。

但由于Pyrex玻璃载片的介电常数低（<5），在上述专利的步骤S3中，当使用高真空ICP-RIE进行背面穿孔工艺时，纵然使用最高电压（8KV）还无法被静电夹盘吸附。

技术实现要素：

本实用新型的目的在于克服现有技术的不足，提供一种改进式静电夹盘吸附用衬底与半导体芯片器件晶圆，解决在降低成本的基础上、因静电夹盘吸附不好造成的散热及膨胀翘曲导致后续工艺失败甚至掉片的问题，进而提高工艺良品率。

本实用新型的目的是通过以下技术方案来实现的：一种改进式静电夹盘吸附用衬底，其包括：

低介电常数衬底；

高介电常数介质薄膜层，所述的高介电常数介质薄膜层的顶端与所述低介电常数衬底连接，所述的高介电常数介质薄膜层的底端与静电夹盘接触。

进一步地，所述的低介电常数衬底的介电常数小于5。

进一步地，所述的低介电常数衬底包括石英衬底、Pyrex玻璃衬底和金属衬底，在其中一个优选实施例中为Pyrex玻璃衬底。

进一步地，所述的高介电常数介质薄膜层的介电常数大于6，采用介电常数大于6的高介电常数介质薄膜层使得静电夹盘吸附效果更好。

进一步地，所述的高介电常数介质薄膜层包括Si3N4、Al2O3、AlN、BN，在其中一个优选实施例中为Si3N4。

进一步地，所述的高介电常数介质薄膜层的介电常数为7-8。

进一步地，所述的高介电常数介质薄膜层的厚度为0.1-5um，在其中一个优选实施例中为0.8um或者5um。

进一步地，所述的低介电常数衬底的厚度为50-200um，在其中一个优选实施例中为100um。

另外，本实用新型还提供一种半导体芯片器件晶圆，包括所述的改进式静电夹盘吸附用衬底。

进一步地，所述的半导体芯片为碳化硅基芯片或者硅基氮化镓芯片。

本实用新型的有益效果是：

（1）在低介电常数衬底表面生长高介电常数介质薄膜层形成一个改进式静电夹盘吸附用衬底，提高静电常数来增加静电吸附力，从而使工艺中E-CHUCK静电夹盘更容易吸附带有该改进式静电夹盘吸附用衬底的半导体芯片。

（2）由于带来了了良好的吸附，可以解决背面通孔工艺过程中产生的散热问题，能将挖孔工艺产生的热量快速传导走，避免热量的累积导致半导体芯片热膨胀变形，可以解决因静电夹盘吸附不好造成的散热及膨胀翘曲导致工艺失败，甚至掉片的问题，进而提高工艺良品率。

（3）高介电常数介质薄膜层的硬度高、耐磨损、抗沾污性强，可以多次循环使用，降低成本 。

附图说明

图1为实施例1中的改进式静电夹盘吸附用衬底结构示意图；

图2为实施例4的生产流程图；

图中，1-低介电常数衬底，2-高介电常数介质薄膜层。

具体实施方式

下面结合附图对本实用新型的技术方案进行清除、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

在本实用新型的描述中，需要说明的是，属于“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方向或位置关系为基于附图所述的方向或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。此外，属于“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本实用新型的描述中，需要说明的是，除非另有明确的规定和限定，属于“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。

此外，下面所描述的本实用新型不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

实施例1

本实施例公开了一种改进式静电夹盘吸附用衬底。该改进式静电夹盘吸附用衬底用于半导体芯片器件晶圆进行背面工艺，该背面工艺需要使用静电夹盘的高真空机台实现。如图1所示，该改进式静电夹盘吸附用衬底包括：低介电常数衬底1；高介电常数介质薄膜层2，所述的高介电常数介质薄膜层2的顶端与所述低介电常数衬底1连接，所述的高介电常数介质薄膜层2的底端与静电夹盘接触。

在现有技术中，当在进行碳化硅基或硅基氮化镓器件晶圆背面工艺时，由于需要研磨、减薄、光刻、通孔刻蚀等操作，通常需要先把氮化镓晶圆键合在衬底/载片上。为防止晶圆的翘曲影响背面工艺，使用的衬底/载片的热伸张系数需与碳化硅或硅接近。然而由于碳化硅的成本非常昂贵（通常六寸碳化硅的每片价格为人民币6到8万），因此可用便宜且热伸张系数接近的Pyrex玻璃（高硼硅玻璃）代替（通常六寸Pyrex玻璃的每片价格为人民币一到两百元）。但由于Pyrex玻璃载片的介电常数低（<5），当使用高真空ICP-RIE对进行碳化硅基或硅基氮化镓器件晶圆进行背面穿孔工艺时，纵然使用最高电压（8KV）还无法被静电夹盘吸附。

而在本实施例中，通过在低介电常数衬底1（或载片）的背面（即接触静电夹盘的面）成长高介电常数介质薄膜层2以提高接触面的介电常数来增加静电吸附力，解决因静电夹盘吸附不好造成的散热及膨胀翘曲导致工艺失败甚至掉片的问题。使得既降低了工艺操作成本，又提高了工艺良品率。

其中，在本实施例中，所述的高介电常数介质薄膜层2在低介电常数衬底1底面的成长方式包括蒸发淀积（Evaporation），溅射（Sputtering），电浆促进化学气体淀积（PECVD），化学气相生长（CVD）, 液相生长（LPE），原子层生长（ALD），均属于现有技术的成长方式。

但需要高介电常数介质薄膜层2的生长工艺方法需要选择与低介电常数衬底1有最佳的材料匹配性，包括但不限于导热性，膨胀系数，透光性等方面。另外，优选地，高介电常数介质薄膜层2还需具良好附着性和稳定性（包括对于在后续工艺过程中的抗磨擦、抗高温和抗化学腐蚀）。

实施例2

本实施例公开了一种改进式静电夹盘吸附用衬底，并公开了该静电夹盘吸附用衬底的具体介电常数选择以及对应的具体材料选择。与实施例类似的，该改进式静电夹盘吸附用衬底用于半导体芯片器件晶圆进行背面工艺，该背面工艺需要使用静电夹盘的高真空机台实现。如图1所示，该改进式静电夹盘吸附用衬底包括：低介电常数衬底1；高介电常数介质薄膜层2，所述的高介电常数介质薄膜层2的顶端与所述低介电常数衬底1连接，所述的高介电常数介质薄膜层2的底端与静电夹盘接触。

而在本实施例中，所述的低介电常数衬底1的介电常数小于5。

基于前述内容的实现，更为优选地，所述的低介电常数衬底1可以采用包括石英衬底、Pyrex玻璃衬底、玻璃衬底和金属衬底中的其中一项实现即可。其中，可以优选为Pyrex玻璃衬底。

对应地，在本实施例中，所述的高介电常数介质薄膜层2的介电常数大于6。

基于前述内容的实现，更为优选地，所述的高介电常数介质薄膜层2包括Si3N4、Al2O3、AlN、BN中的其中一项实现即可。

更优地，在本实施例中，所述的高介电常数介质薄膜层2的介电常数为7-8（例如Si3N4薄膜层即可实现）。

更优地，在本实施例中，所述的高介电常数介质薄膜层2的厚度为0.1-5um。而对应地，所述的低介电常数衬底1的厚度为50-200um。

更为优选地，在本实施例中，所述的所述的高介电常数介质薄膜层2的厚度为0.8um，所述的低介电常数衬底1的厚度为100um。

另外，对于低介电常数衬底1和高介电常数介质薄膜层2的形状，根据在采用此改进式静电夹盘吸附用衬底的半导体芯片器件晶圆的形状对应即可。

实施例3

本实施例提供一种半导体芯片器件晶圆（图中未示出），所述的晶圆需要进行背面工艺，该背面工艺需要使用静电夹盘的高真空机台实现。所述的半导体芯片器件晶圆包括如实施例1或实施例2中所述的改进式静电夹盘吸附用衬底。

另外，更为优选地，在本实施例中，所述的半导体芯片为碳化硅基芯片或者硅基氮化镓芯片。

具体地，与实施例1类似的，如图1所示，所述的改进式静电夹盘吸附用衬底包括：低介电常数衬底1；高介电常数介质薄膜层2，所述的高介电常数介质薄膜层2的顶端与所述低介电常数衬底1连接，所述的高介电常数介质薄膜层2的底端与静电夹盘接触。

在现有技术中，当在进行碳化硅基或硅基氮化镓器件晶圆背面工艺时，由于需要研磨、减薄、光刻、通孔刻蚀等操作，通常需要先把氮化镓晶圆键合在衬底/载片上。为防止晶圆的翘曲影响背面工艺，使用的衬底/载片的热伸张系数需与碳化硅或硅接近。然而由于碳化硅的成本非常昂贵（通常六寸碳化硅的每片价格为人民币6到8万），因此可用便宜且热伸张系数接近的Pyrex玻璃（高硼硅玻璃）代替（通常六寸Pyrex玻璃的每片价格为人民币一到两百元）。但由于Pyrex玻璃载片的介电常数低（<5），当使用高真空ICP-RIE对进行碳化硅基或硅基氮化镓器件晶圆进行背面穿孔工艺时，纵然使用最高电压（8KV）还无法被静电夹盘吸附。

而在本实施例中，与实施例1类似的，通过在低介电常数衬底1（或载片）的背面（即接触静电夹盘的面）成长高介电常数介质薄膜层2以提高接触面的介电常数来增加静电吸附力，解决因静电夹盘吸附不好造成的散热及膨胀翘曲导致工艺失败甚至掉片的问题。使得既降低了工艺操作成本，又提高了工艺良品率。

其中，在本实施例中，与实施例1类似的，所述的高介电常数介质薄膜层2在低介电常数衬底1底面的成长方式包括蒸发淀积（Evaporation），溅射（Sputtering），电浆促进化学气体淀积（PECVD），化学气相生长（CVD）, 液相生长（LPE），原子层生长（ALD），均属于现有技术的成长方式。

但需要高介电常数介质薄膜层2的生长工艺方法需要选择与低介电常数衬底1有最佳的材料匹配性，包括但不限于导热性，膨胀系数，透光性等方面。另外，优选地，高介电常数介质薄膜层2还需具良好附着性和稳定性（包括对于在后续工艺过程中的抗磨擦、抗高温和抗化学腐蚀）。

更优地，与实施例2类似的，在本实施例中，所述的低介电常数衬底1的介电常数小于5。基于前述内容的实现，更为优选地，所述的低介电常数衬底1可以采用包括石英衬底、Pyrex玻璃衬底、玻璃衬底和金属衬底中的其中一项实现即可。

对应地，与实施例2类似的，在本实施例中，所述的高介电常数介质薄膜层2的介电常数大于6。基于前述内容的实现，更为优选地，所述的高介电常数介质薄膜层2包括Si3N4、Al2O3、AlN、BN中的其中一项实现即可。

更优地，与实施例2类似的，在本实施例中，所述的高介电常数介质薄膜层2的介电常数为7-8（例如Si3N4薄膜层即可实现）。

更优地，与实施例2类似的，在本实施例中，所述的高介电常数介质薄膜层2的厚度为0.1-5um。而对应地，所述的低介电常数衬底1的厚度为50-200um。

更为优选地，与实施例2类似的，在本实施例中，所述的所述的高介电常数介质薄膜层2的厚度为0.8um，所述的低介电常数衬底1的厚度为100um。

实施例4

本实施例公开了实施例3的半导体芯片器件晶圆的加工形成方式。

其中，在本实施例中，所述的半导体芯片为碳化硅基芯片，低介电常数衬底1为Pyrex玻璃，高介电常数介质薄膜层2为氮化硅（Si3N4）薄膜层。而其余材料在工艺参数相近的情况下均可进行相互替换。

具体方式包括：

S1：对完成键合的碳化硅基芯片背面的低介电常数衬底1为减薄至100um；

其中键合步骤属于现有技术，如采用申请号为CN201710067063.2的发明专利公开的一种不易变形的碳化硅基芯片背面工艺中S1步骤和S2步骤即可实现，即：

首先，在完成正面工艺的碳化硅基芯片正面旋涂粘胶剂，其中该步骤的工艺条件包括下述内容：

（1）转速为600转/秒；（2）加速度为2000 转/秒；（3）旋涂时间为90秒；（4）胶层厚度约为16μm；（5）烘烤固化温度180摄氏度，时间3分钟；

然后室温下自然冷却；

最后将碳化硅基芯片与高硼硅玻璃衬底放入键合机进行键合，其中该步骤的工艺条件包括下述内容：

（1）键合温度为180摄氏度；（2） 键合时间为5分钟；（3）真空度为100mbar；（4）键合力为1000N。

而对于减薄步骤，也属于现有技术，在此不进行赘述。

S2：将完成减薄后的碳化硅基芯片的低介电常数衬底1放在浓度为10%的盐酸（HCl）中漂洗30秒钟，再用去离子水(DI-water)清洗，并用氮气吹干，最后放在烘箱中烘干水分，保证表面清洁干燥。

S3：将完成减薄后的碳化硅基芯片的低介电常数衬底1的表面使用PECVD生长一层5微米厚的氮化硅介质层（即高介电常数介质薄膜层2）。

其中该步骤的工艺条件包括下述内容：

（1）反应温度200-500℃；（2）射频功率200-400W；（3）反应气体SiH4和NH3的流量比5:1.25-5:1.5之间。

在完成上述步骤之后，即形成了包括实施例1和/或实施例2中所述的改进式静电夹盘吸附用衬底的半导体芯片器件晶圆。

并且在之后，对该半导体芯片器件晶圆采用高真空、高等离子密度、可加偏压的机台（如ICP RIE），进行高方向性的等离子化学反应蚀刻如背面穿孔的生产工艺时，无需担心用于来转移晶圆上热能而采用背面氦气冷却系将晶圆吹走，静电夹盘（E-Chuck）会将在背面用PECVD生长5微米的高介电常数（7-8）氮化硅薄膜层的Pyrex玻璃载片吸附住，并且无需高电压即可实现。

当完成后期的对该半导体芯片器件晶圆的背面工艺后，还包括一个将所述的改进式静电夹盘吸附用衬底进行分离的步骤，具体地：

S4：将完成后续背面工艺的碳化硅基芯片与改进式静电夹盘吸附用衬底放入解键合机进行分离，随后将碳化硅基芯片清洗干净并烘干。

具体地，在该步骤中可以采用化学溶剂解离法、低温加热或紫外照射解离的方法将碳化硅基芯片与改进式静电夹盘吸附用衬底分离。

当完成分离后，即实现该半导体芯片器件的整个加工过程。

采用该实施例方式制作出来的晶圆，通过在低介电常数衬底1（或载片）的背面（即接触静电夹盘的面）成长高介电常数介质薄膜层2以提高接触面的介电常数来增加静电吸附力，解决因静电夹盘吸附不好造成的散热及膨胀翘曲导致工艺失败甚至掉片的问题。使得既降低了工艺操作成本，又提高了工艺良品率。

显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定，对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其他不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本实用新型创造的保护范围之中。