一种半导体器件及其制造方法与流程

本发明涉及半导体器件及其制造领域，特别涉及一种半导体器件及其制造方法。

背景技术：

随着半导体技术的不断发展，晶圆键合技术得到了广泛的应用，晶圆键合是通过键合技术将两片晶圆粘合在一起，实现两片晶圆的垂直互联。

混合键合(hybridbonding)是目前常采用的一种晶圆键合方式，在实现过程中，需要在晶圆上将顶层金属层上形成将其电引出的键合垫，该键合垫分布在晶圆的部分区域上，而不形成键合垫的区域会造成化学机械平坦化(cmp，chemicalmechanicalpolishing)过程中的负载不均衡的问题，导致晶圆表面不平坦，进而造成器件的失效。

技术实现要素：

有鉴于此，本发明的目的在于提供一种半导体器件及其制造方法，实现平坦化过程中的负载均衡，同时降低制造成本。

为实现上述目的，本发明有如下技术方案：

一种半导体器件的制造方法，包括：

提供衬底，所述衬底上形成有介质材料的覆盖层，所述覆盖层中形成有顶层连线层；

在所述覆盖层上形成粘合层，所述粘合层包括引出区和非引出区，所述引出区位于所述顶层连线层之上；

在所述粘合层及顶层连线层上形成光刻胶层，并利用光刻技术，在所述光刻胶层中形成刻蚀图形，所述刻蚀图形包括所述非引出区上的间隔排布的第一刻蚀图形，以及所述引出区上的第二刻蚀图形，所述第二刻蚀图形的尺寸大于所述第一刻蚀图形的尺寸；

利用所述光刻胶层，进行所述粘合层的各项异性刻蚀，以同时在所述第一刻蚀图形下的粘合层中形成第一盲孔，以及在所述第二刻蚀图形下的粘合层中形成贯穿至所述顶层连线层的过孔，并去除所述光刻胶层；

进行导电材料填充及平坦化工艺。

可选地，所述刻蚀图形还包括所述引出区上的间隔排布的第三刻蚀图形，所述第三刻蚀图形包围所述第二刻蚀图形，所述第二刻蚀图形的尺寸大于所述第三刻蚀图形的尺寸；则，

在所述进行所述粘合层的各项异性刻蚀的步骤中，还包括：同时在所述第三刻蚀图形下的粘合层中形成第二盲孔。

可选地，所述第一刻蚀图形或所述第三刻蚀图形的排布方式包括：点阵列排布、条形排布、嵌套排布或纵横交错排布。

可选地，所述第二刻蚀图形为多个。

可选地，所述利用光刻技术，在所述光刻胶层中形成刻蚀图形，包括：

通过一张掩膜版，利用光刻技术，在所述光刻胶层中形成刻蚀图形。

一种半导体器件，包括：

衬底；

所述衬底上介质材料的覆盖层，以及所述覆盖层中的顶层连线层；

所述覆盖层及顶层连线层上的粘合层，所述粘合层包括引出区和非引出区，所述引出区位于所述顶层连线层之上；

所述非引出区的粘合层中的第一非引出孔，所述第一非引出孔包括第一盲孔及其中的导电材料，所述第一盲孔呈间隔排布；以及

贯穿所述引出区的粘合层中的引出孔，所述引出孔包括贯穿至所述顶层连线层的过孔及其中的导电材料，所述过孔的尺寸大于所述第一盲孔的尺寸。

可选地，还包括：

所述引出区的粘合层中的第二非引出孔，所述第二非引出孔包括第二盲孔及其中的导电材料，所述第二盲孔呈间隔排布，所述第二盲孔位于所述过孔周围，所述过孔的尺寸大于所述第二盲孔的尺寸。

可选地，所述第一盲孔或所述第二盲孔的排布方式包括：点阵列排布、条形排布、嵌套排布或纵横交错排布。

可选地，所述过孔为多个。

可选地，所述粘合层包括：氧化硅层、ndc层或他们的叠层。

本发明实施例提供的半导体器件及其制造方法，在粘合层上形成光刻胶层之后，利用光刻技术形成刻蚀图形时，在非引出区上形成间隔排布的第一刻蚀图形，在引出区上形成第二刻蚀图形，且第二刻蚀图形的尺寸大于第一刻蚀图形的尺寸，在利用该光刻胶层进行粘合层的各向异性刻蚀时，基于刻蚀负载效应，尺寸更大的刻蚀图形下将会有更深的刻蚀深度，这样，可以使得第二刻蚀图形下的粘合层具有更快的刻蚀速率，使得第二刻蚀图形下的粘合层形成贯穿至连线层的过孔，而第一刻蚀图形下的粘合层并未被刻通，从而形成盲孔。这样，通过一次刻蚀工艺，同时形成盲孔和过孔，可以实现平坦化过程中的负载均衡，同时降低制造成本。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1示出了根据本发明实施例半导体器件的制造方法的流程示意图；

图2-9示出了根据本发明实施例的制造方法形成器件过程中的结构示意图；

图10示出了刻蚀负载效应的实验结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

正如背景技术中的描述，在化学机械平坦化过程中的负载不均衡的问题，导致晶圆表面不平坦，进而造成器件的失效。为此，本申请提出了一种半导体器件及其制造方法，尤其适用于混合键合的晶圆，在粘合层上形成光刻胶层之后，利用光刻技术形成刻蚀图形时，在非引出区上形成间隔排布的第一刻蚀图形，在引出区上形成第二刻蚀图形，且第二刻蚀图形的尺寸大于第一刻蚀图形的尺寸，在利用该光刻胶层进行粘合层的各向异性刻蚀时，基于刻蚀负载效应，尺寸更大的沟槽将会有更深的刻蚀深度，这样，可以使得第二刻蚀图形下的粘合层具有更快的刻蚀速率，使得第二刻蚀图形下的粘合层形成贯穿至连线层的过孔，而第一刻蚀图形下的粘合层并未被刻通，从而形成盲孔。这样，通过一次刻蚀工艺，同时形成盲孔和过孔，可以实现平坦化过程中的负载均衡，同时降低制造成本。

为了更好地理解本申请的技术方案和技术效果，以下将结合流程图1以及附图2-9对具体的实施例进行详细的描述。

参考图1所示，在步骤s01，提供衬底100，所述衬底100上形成有介质材料的覆盖层110，所述覆盖层110中形成有顶层连线层120，参考图2所示。

在本申请实施例中，衬底100为半导体衬底，例如可以为si衬底、ge衬底、sige衬底、soi(绝缘体上硅，silicononinsulator)或goi(绝缘体上锗，germaniumoninsulator)等。在其他实施例中，衬底100还可以为包括其他元素半导体或化合物半导体的衬底，例如gaas、inp或sic等，还可以为叠层结构，例如si/sige等，还可以为其他外延结构，例如sgoi(绝缘体上锗硅)等。在本实施例中，该衬底100可以为硅衬底。

在本申请实施例中，可以已经完成了器件加工的所有工艺，衬底100上可以已经形成有说所需的器件结构以及用于电连接器件结构的互连结构，其中，器件结构可以由介质材料覆盖，该介质材料可以为叠层结构，可以包括层间介质层、金属间介质层等，互连结构形成于介质材料中，器件结构可以为mos器件、存储器件和/或其他无源器件，存储器件可以包括非易失性存储器或随机存储器等，非易失性存储器例如可以包括nor型闪存、nand型闪存等浮栅场效应晶体管或者铁电存储器、相变存储器等，器件结构可以为平面型器件或立体器件，立体器件例如可以为fin-fet(鳍式场效应晶体管)、三维存储器等。互连结构可以包括层包括接触塞、过孔及互连层，互连层可以包括一层或多层，互连结构可以为金属材料，例如可以为钨、铝、铜等。在本申请实施例的图示中，仅图示出互连结构中的顶层连线层120，此处仅是为了简化附图，可以理解的是，此处仅为示例，在不同的设计和应用中，可以根据需要形成所需层数的互连层。

在本申请实施例中，顶层连线层120为形成键合垫之前的最顶层的互连层，在一些应用中，该顶层连线层120也称作金属层(topmetal)，覆盖层110为用于隔离该顶层连线层120的介质材料，覆盖层可以为单层或多层结构。在一个实施例中，该覆盖层110可以为叠层结构，可以包括氮化硅层以及其上的氧化硅层，氮化硅层可以作为扩散阻挡层，氧化硅层可以为fsg(fluorinatedsilicateglass，氟硅酸盐玻璃)。

顶层连线层120形成于覆盖层110中，可以由金属材料形成，例如可以为金属铜。在一些实施例中，还可以在覆盖层110之上设置扩散阻挡层122，该扩散阻挡层122覆盖了覆盖层110以及顶层连线层120，可以避免刻蚀过程中金属材料的顶层连线层120的溅射以及扩散，该扩散阻挡层122的材料例如可以为氮化硅。

在步骤s02，在所述覆盖层110及顶层连线层120上形成粘合层130，所述粘合层130包括引出区1302和非引出区1301，所述引出区1302位于所述顶层连线层120之上，参考图2所示。

粘合层130为用于键合的键合(bonding)材料，该粘合层130可以为单层或叠层结构，粘合层130的材料例如可以包括：键合用氧化硅(bondingoxide)、键合用氮化硅(bondingnitride)或ndc(nitrogendopedsiliconcarbide，掺氮碳化硅)等或他们的组合。在一个实施例中，如图2所示，粘合层130为叠层结构，包括键合用氧化硅的第一粘合层132以及其上的ndc材料的第二粘合层134。此外，粘合层130之上还可以形成有保护层(图未示出)，保护层用于粘合层130在后续形成顶层互连层120上的电引出结构时不受损伤，该保护层例如可以为氧化硅。

粘合层130包括引出区1302和非引出区1301，引出区1302位于顶层互连层120之上，该引出区为用于形成顶层互连层120的电引出结构的区域；该非引出区1301上并不形成互连层的引出结构，但在形成顶层互连层120的电引出结构时，若保留该区域为空白区域，在平坦化过程中会导致cmp的负载不均衡，引起cmp的工艺缺陷，导致晶圆表面不平坦，进而造成器件的失效。因此，需要在该非引出区1301上引入伪结构，来进行cmp的负载均衡，在具体的应用中，该非引出区1301可以设置于任意需要的位置处，例如非引出区1301可以位于顶层互连层120或其他区域之上。

在步骤s03，在所述粘合层130上形成光刻胶层140，并利用光刻技术，在所述光刻胶层140中形成刻蚀图形，所述刻蚀图形包括所述非引出区1301上的间隔排布的第一刻蚀图形142，以及所述引出区1302上的第二刻蚀图形143，所述第二刻蚀图形143的尺寸大于所述第一刻蚀图形142的尺寸，参考图3所示。

可以通过旋涂光阻材料，在粘合层130上形成光刻胶层140，光阻材料为光敏材料，也叫光敏刻蚀剂、光刻胶等，而后利用光刻工艺，通过曝光、显影等步骤，将掩膜版中的图案转移到光刻胶层140中，在光刻胶层中曝光去除的部分则形成刻蚀图形，该部分刻蚀图形暴露出其下的待刻蚀层，本申请实施例中，待刻蚀层为粘合层130。

在本申请实施例中，刻蚀图形包括非引出区1301上的间隔排布的第一刻蚀图形142，以及引出区1302上的第二刻蚀图形143，且第二刻蚀图形143的尺寸大于第一刻蚀图形142的尺寸，该尺寸为同一方向上刻蚀图形的线宽。在本申请一些实施例中，在引出区1302上还可以进一步包括间隔排布的第三刻蚀图形145，参考图4所示，该第三刻蚀图形145包围第二刻蚀图形143，其中，第二刻蚀图形143的数量可以为一个或多个，当包括多个第二刻蚀图形143时，每个第二刻蚀图形143周围都可以排布间隔排布的第三刻蚀图形145。

其中，第一刻蚀图形142和第三刻蚀图形145为间隔排布的图形，即曝光去除的部分为间隔排布的，由未曝光的光刻胶间隔开，其间隔排布的方式可以有多种，第一刻蚀图形142或第三刻蚀图形145的排布方式例如可以包括：点阵列排布、条形排布、嵌套排布或纵横交错排布，在具体的应用中，第一刻蚀图形142或第三刻蚀图形145可以采用相同或不同的排布方式。

参考图5所示，为非引出区1301和引出区1302的刻蚀图形的俯视结构示意图，其中，图(a1)、(b1)、(c1)、(d1)分别为非引出区1301的第一刻蚀图形142的点阵列排布、条形排布、嵌套排布或纵横交错排布的示意图，图(a2)、(b2)、(c2)、(d2)分别为引出区的第三刻蚀图形145的点阵列排布、条形排布、嵌套排布或纵横交错排布的示意图，且第二刻蚀图形143被第三刻蚀图形145包围。在点阵排布方式中，曝光去除的部分呈块状分布，块状可以为方形或圆形，方形可以包括正方形或长方形；条形排布方式中，曝光去除的部分为条形分布，条形可以具有相同或不同长度；嵌套排布方式中，曝光去除的部分呈封闭的环形且这些具有不同半径的环形同心嵌套在一起，构成嵌套排布的刻蚀图形，环形可以为方形或圆形；纵横交错排布方式中，曝光去除的部分为横向和纵向交叉分布的条形。

上述的刻蚀图形是利用光刻技术将掩膜版中的图案显影至光刻胶层140中形成，在掩膜版设计中，通过掩膜版的设计实现不同的刻蚀图形，掩膜版的数量决定了整个器件制造的工艺成本，可以将上述的刻蚀图形的图案设计在一张掩膜版中，这样，在具体的应用中，可以通过一块掩膜版利用光刻技术，在光刻胶层中形成上述的刻蚀图形。这样，可以减少光刻工艺的步骤，降低制造成本，提高工艺集成度。

在步骤s04，利用所述光刻胶层140，进行所述粘合层130的各项异性刻蚀，以同时在所述第一刻蚀图形142下的粘合层130中形成第一盲孔152，以及在所述第二刻蚀图形143下的粘合层130中形成贯穿至所述顶层连线层120的过孔153，并去除所述光刻胶层，参考图7所示。

在该步骤中，光刻胶层140中已经形成有所需的刻蚀图形，进而，可以利用该光刻胶层140，通过依次刻蚀工艺，将刻蚀图形转移到粘合层130中，由于采用各项异性刻蚀，例如可以为反应离子刻蚀(rie)，各向异性刻蚀主要进行垂直于衬底方向的刻蚀，刻蚀过程中存在刻蚀负载效应，尺寸更大的刻蚀图形下将会有更深的刻蚀深度，由于第二刻蚀图形143较第一刻蚀图形142具有更大的尺寸，其下的粘合层130将具有更高的刻蚀速率，当第二刻蚀图形143下的粘合层130被刻蚀贯通至顶层连线层120，形成过孔153时，第一刻蚀图形143及第三刻蚀图形145下的粘合层并未贯通，将分别形成第一盲孔152和第二盲孔155，这些盲孔152、155在后续填充过孔153并进行平坦化的工艺中，起到平衡平坦化负载的作用。

参考图10所示，为刻蚀负载效应的实验结构示意图，在该实验结构中，形成了不同沟槽宽度的刻蚀图形，并同时对不同线宽刻蚀图形下的硅(si)进行刻蚀，可以看到，随着沟槽的线宽的减小，si的刻蚀深度依次减小。

在利用光刻胶层140，进行所述粘合层130的各项异性刻蚀时，在一些实施例中，可以直接以光刻胶层140为掩蔽，进行粘合层130的刻蚀，将光刻胶层140中的刻蚀图形转移至粘合层140中，参考图6所示。之后，可以将光刻胶层140去除，参考图7所示。

在另一些实施例中，在形成光刻胶层140之间，还可以先形成硬掩膜层(图未示出)，硬掩膜层例如可以为氧化硅、氮化硅、氮氧化硅等介质材料或他们的叠层，并将光刻胶层140中的刻蚀图形先转移至硬掩膜层中，而后以硬掩膜为掩蔽，进行粘合层130的刻蚀，间接将光刻胶层140中的刻蚀图形转移至粘合层140中。之后，可以将光刻胶层140以及硬掩膜层去除。

在具体的应用中，可以根据具体设计的需要，调整第一刻蚀图形，或者进一步调整第三刻蚀图形，相对于第二刻蚀图形的密度以及尺寸，使得在粘合层刻蚀中，使得第二刻蚀图形下可以形成过孔，而第一刻蚀图形以及第三刻蚀图形下可以形成所需深度的盲孔。

在步骤s05，进行导电材料160填充及平坦化工艺，参考图9所示。

在导电材料160填充工艺中，过孔153以及第一盲孔152、第二盲孔155中都填充有导电材料160，该导电材料160可以为金属材料，例如可以为铜、钨等，同时，粘合层130及过孔153、盲孔152、155之上也将形成有导电材料160，参考图8所示。而在平坦化工艺中，例如可以采用cmp工艺，仅将保留孔内的导电材料，粘合层130以及孔之外的导电材料将会在平坦化工艺中被去除。

由于在非引出区1301以及引出区1302的用于引出的第二刻蚀图形旁都同时形成有小尺寸的刻蚀图形，使得形成用于引出的过孔153的同时，在非引出区1301以及引出区1302都形成了盲孔152、155，这些盲孔152、155在导电材料将会在平坦化工艺中起到平衡平坦化负载的作用，避免平坦化工艺中出现缺陷，提高器件性能，同时降低制造成本。

在进行平坦化工艺之后，就在过孔153中形成了顶层连线层120的引出孔163，在第一盲孔152和第二盲孔155中分别形成第一非引出孔162以及第二非引出孔165，参考图9所示。

至此就形成了本申请实施例的半导体器件，之后，可以将形成有该半导体器件的晶圆进一步与另一晶圆进行键合，以形成键合结构，并将键合结构进行切割，从而，形成具有上述半导体器件的芯片结构。

此外，本申请还提供了由上述方法形成的半导体器件，参考图9所示，包括：

衬底100；

所述衬底100上介质材料的覆盖层110，以及所述覆盖层110中的顶层连线层120；

所述覆盖层110及顶层连线层120上的粘合层130，所述粘合层130包括引出区1302和非引出区1301，所述引出区1302位于所述顶层连线层120之上；

所述非引出区1301的粘合层130中的第一非引出孔162，所述第一非引出孔162包括第一盲孔152及其中的导电材料，所述第一盲孔152呈间隔排布；以及

贯穿所述引出区1302的粘合层130中的引出孔162，所述引出孔163包括贯穿至所述顶层连线层120的过孔153及其中的导电材料，所述过孔153的尺寸大于所述第一盲孔152的尺寸。

进一步地，还包括：

所述引出区1302的粘合层130中的第二非引出孔165，所述第二非引出孔165包括第二盲孔155及其中的导电材料，所述第二盲孔155呈间隔排布，所述第二盲孔155位于所述过孔153周围，所述过孔153的尺寸大于所述第二盲孔155的尺寸。

进一步地，所述第一盲孔152或所述第二盲孔155的排布方式包括：点阵列排布、条形排布、嵌套排布或纵横交错排布。

进一步地，所述过孔153为多个。

进一步地，所述粘合层130包括：氧化硅层、ndc层或他们的叠层。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。尤其，对于存储器件实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。

以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。