一种电容组件的制造方法和半导体叠层封装方法与流程

本发明涉及半导体器件封装领域，具体为一种电容组件的制造方法和半导体叠层封装方法。

背景技术：

随着集成度的不断提高，集成电路封装采用封装上封装模式，即pop结构。该种封装是一种三维立体封装，可以灵活控制芯片的堆叠或横向布置，以满足小尺寸的需求。对于一些具有特定功能的集成电路封装，往往需要集成电容器件，现有技术中，往往是是将电容器作为一个独立芯片进行组合封装，或者在布线层中形成内嵌的电容器结构，该两种封装虽然解决了集成电路的特定功能，但是对于其尺寸的减小是不利的，并且也会导致封装体受到应力而翘曲。

技术实现要素：

基于解决上述问题，本发明提供了一种电容组件的制造方法，其包括以下步骤：

1）在衬底上沉积形成图案化的导电层；

2）在所述衬底上和所述导电层上覆盖介电层；

3）在所述介电层上形成低k材料层，并通过第一次刻蚀在所述低k材料层中形成第一开口和第二开口，其中所述第一开口和第二开口分别对应于图案化的所述导电层，且所述第一开口和第二开口的底部露出所述介电层；

4）对其中的第二开口实施第二次刻蚀以刻蚀掉第二开口底部的介电层，以形成第三开口，其中所述第三开口露出所述导电层；

5）在所述第一开口和第三开口内填充导电物质以形成第一上通孔和第二上通孔，其中，所述第一上通孔与所述导电层通过所述介电层隔开，所述第二上通孔与所述导电层电连接；

6）从所述衬底的背面进行开口并进行导电物质填充以形成第一下通孔和第二下通孔，其中，所述第一下通孔与所述第一上通孔一一对应，所述第二下通孔与所述第二上通孔一一对应，且所述第一和第二下通孔均与所述导电层电连接；

根据本发明的实施例，其中，该衬底为硅衬底。

根据本发明的实施例，该低k材料层为氧化硅或者氮化硅。

根据本发明的实施例，所述介电层为高k材料，例如zro2，al2o3，si3n4，hfo2，y2o3，sio2，ta2o5，la2o3，tio2。

根据本发明的实施例，所述导电层为铝、铜、钛、氮化钛、钽、氮化钽中的任意一种或多种组合。

本发明还提供了一种半导体叠层封装方法，其包括以下步骤：

1）在临时载体上固定放置第一芯片和多个电容组件，所述多个电容组件为上述的电容组件；

2）利用第一塑封层密封所述第一芯片和多个电容组件，其中，所述多个电容组件的顶面从所述第一塑封层的顶面齐平，且所述第一个和第二上通孔从所述第一塑封层的顶部露出；

3）在所述第一塑封层上形成第二再分布层，所述第一个和第二上通孔电连接于所述第二再分布层；

4）在所述第二再分布层上通过焊球电连接第二芯片，并利用第二塑封层密封所述第二芯片；

5）剥离所述临时载体，在所述第一塑封层的下方形成第一再分布层，所述第一芯片和所述多个电容组件的第一和第二下通孔电连接至所述第一再分布层。

根据本发明的实施例，还包括在所述第一再分布层的下方形成外部连接端子。

本发明的优点如下：利用单独的电容组件模块进行集成封装，不但可以减小封装的尺寸，同时提高了封装的灵活性，降低了成本；该电容组件既包括电容结构，也包括通孔结构，且制备工艺简单，可以利用导电层形成两种结构，只是刻蚀的深度不同，导致上通孔的电连接位置不同。

附图说明

图1为本发明的电容组件的剖视图；

图2为本发明的半导体叠层封装结构；

图3-8为本发明的电容组件制造方法的示意图；

图9-13为本发明的半导体叠层封装方法的示意图。

具体实施方式

参见图1，本发明提供了一种电容组件100，该电容组件100包括衬底10及其在衬底10上的电容器结构和通孔结构。电容器结构包括第一上通孔17、介电层12、导电层11和第一下通孔19，所述通孔结构包括第二上通孔18、导电层11和第二下通孔20，其中，所述第一和第二下通孔19、20设置于所述衬底10中，且通过相同的工艺在相同的步骤中形成。所述导电层11沉积于所述衬底10上，且具有多个分立的导电图案，该多个分立的导电图案分别与所述第一和第二下通孔19、20对应并物理连接。所述介电层12覆盖所述衬底10和导电层11，且仅仅在所述第二上通孔18的底部具有开口，该开口露出所述导电层11。低k材料层13形成于所述介电层12上，且所述第一和第二上通孔17、18形成于所述低k材料层13，所述第一上通孔17的底部物理接触所述介电层12，所述第二上通孔18的底部物理接触所述导电层11。所述第一上通孔17作为电容器结构的上极板，而所述第一下通孔19与所述导电层12作为电容器结构的下极板。

上述电容结构的制造方法参见图3-8，首先参见图3，在衬底10上沉积形成图案化的导电层11，其中，该衬底10为硅衬底，所述导电层11为铝、铜、钛、氮化钛、钽、氮化钽中的任意一种或多种组合。

参见图4，在所述衬底10上和所述导电层11上覆盖介电层12，所述介电层12为高k材料，例如zro2，al2o3，si3n4，hfo2，y2o3，sio2，ta2o5，la2o3，tio2。

参见图5，在所述介电层12上形成低k材料层13，并通过第一次刻蚀在所述低k材料层13中形成第一开口14和第二开口15，其中所述第一开口14和第二开口15对应于所述图案化的导电层11，且所述第一开口14和第二开口15的底部露出所述介电层12。其中，该低k材料层13为氧化硅或者氮化硅。

参见图6，对其中的第二开口15实施第二次刻蚀以刻蚀掉第二开口15底部的介电层，以形成第三开口16，其中所述第三开口16露出所述导电层11。

参见图7，在所述第一开口14和第三开口16内填充导电物质以形成第一上通孔17和第二上通孔18，其中，所述第一上通孔17与所述导电层11通过所述介电层11隔开，所述第二上通孔18与所述导电层11电连接。

参见图8，从所述衬底10的背面进行开口形成第四开口和第五开口，并对所述第四开口和第五开口进行导电物质填充以形成第一下通孔19和第二下通孔20，其中，所述第一下通孔19与所述第一上通孔17一一对应，所述第二下通孔20与所述第二上通孔18一一对应，且所述第一和第二下通孔均与所述导电层11电连接。

在集成电路封装中，该电容组件是利于封装的。具体参见图2，该封装体包括具有第一表面和第二表面的第一再分布层28，在所述第一再分布层28上设置有第一芯片22和至少一个上述的电容组件100，所述第一芯片22和所述电容组件100的第一和第二下通孔19、20电连接至所述第一再分布层28。第一塑封层23密封所述第一芯片22、电容组件100，所述电容组件100的顶面从所述第一塑封层23的顶面齐平，且所述第一个和第二上通孔17、18从所述第一塑封层23的顶部露出。第二再分布层24形成于所述第一塑封层23上，所述第一个和第二上通孔17、18电连接于所述第二再分布层24。在所述第二再分布层24上通过焊球26电连接第二芯片25，并利用第二塑封层27密封所述第二芯片25。此外，在所述第二表面还具有电连接所述第一再分布层28的外连接端子29，例如焊球等。

上述封装结构的制造方法参见图9-13，首先参见图9，在临时载体21上固定放置第一芯片22和多个电容组件100，其中，所述电容组件100设置于所述第一芯片22的周围。

参见图10，利用第一塑封层23密封所述第一芯片22和多个电容组件100，其中，所述电容组件100的顶面从所述第一塑封层23的顶面齐平，且所述第一个和第二上通孔17、18从所述第一塑封层23的顶部露出。

参见图11，在所述第一塑封层23上形成第二再分布层24，所述第一个和第二上通孔17、18电连接于所述第二再分布层24。在所述第二再分布层24上通过焊球26电连接第二芯片25，并利用第二塑封层27密封所述第二芯片25。

参见图12，剥离所述临时载体21。

参见图13，在所述第一塑封层23的下方形成第一再分布层28，所述第一芯片22和所述电容组件100的第一和第二下通孔19、20电连接至所述第一再分布层28。最后，在所述第一再分布层28的下方形成外部连接端子29。

最后应说明的是：显然，上述实施例仅仅是为清楚地说明本发明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明的保护范围之中。