半导体结构及其形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

在金属氧化半导体场效晶体管(mosfet)中，栅极结构是重要的半导体器件。随着半导体技术的发展，半导体器件的集成度越来越高，半导体结构的尺寸越来越小，半导体器件制造的难度也越来越大。

因此，现有的半导体结构性能还有待改善。

技术实现要素：

本发明解决的技术问题是提供一种半导体结构及其形成方法，以提升半导体结构的性能。

为解决上述技术问题，本发明技术方案提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有若干伪栅极结构，所述伪栅极结构顶部具有初始第一保护层；在衬底上形成初始第一介质层，所述初始第一介质层暴露出所述初始第一保护层顶部表面，且所述初始第一介质层表面齐平于所述初始第一保护层顶部表面；回刻蚀所述初始第一介质层表面和所述初始第一保护层表面，使所述初始第一介质层减薄形成第一介质层，使所述初始第一保护层减薄形成第一保护层；去除所述第一保护层，在所述第一介质层内形成第一开口；在所述第一开口内以及第一介质层上形成第二保护层；在所述第二保护层上形成掩膜结构，所述掩膜结构暴露出部分位于所述伪栅极结构顶部的所述第二保护层表面。

可选的，所述回刻蚀工艺对所述初始第一介质层具有第一刻蚀速率，所述回刻蚀工艺对所述初始第一保护层具有第二刻蚀速率，所述第一刻蚀速率与第二刻蚀速率的比例0.9:1～1.1:1。

可选的，所述回刻蚀工艺的气体包括cf4和chf3，所述cf4和chf3的体积比例范围为8:1～12:1。

可选的，所述回刻蚀工艺包括温控感应系统，所述温控感应系统可以调节感应温度来调整局部刻蚀速率，所述回刻蚀工艺包括第一步骤和第二步骤，所述第一步骤的刻蚀气体包括cxf6，所述第二步骤的刻蚀气体包括so2和ch3f，所述基于感应温度的可调节范围为±10摄氏度。

可选的，回刻蚀所述初始第一保护层之后形成第一保护层，所述第一保护层的厚度范围包括：50埃～150埃。

可选的，去除所述第一保护层的工艺包括干法刻蚀工艺；所述干法刻蚀工艺对所述第一保护层的刻蚀速率大于所述第一介质层的刻蚀速率。

可选的，所述干法刻蚀工艺的气体包括ch3f。

可选的，所述第一开口底部在所述衬底表面的投影为第一投影，所述第一开口顶部在所述衬底表面的投影为第二投影，所述第一投影的面积小于或等于所述第二投影，且所述第一投影在所述第二投影范围内、或者所述第一投影与所述第二投影重合。

可选的，所述第一保护层的材料包括氧化硅或氮化硅。

可选的，所述第二保护层的材料包括氧化硅或氮化硅。

可选的，所述第一介质层的材料包括氧化硅或氮化硅。

可选的，所述掩膜结构包括硬掩膜层和位于硬掩膜层上的光刻胶层。

可选的，还包括：以所掩膜结构为掩膜刻蚀所述第二保护层，暴露出所述部分伪栅极结构顶部表面；去除所述部分伪栅极结构，在所述第一介质层内形成第二开口，所述第二开口暴露出部分所述衬底表面。

可选的，形成第二开口之后，还包括：在所述第二开口内形成隔离结构。

可选的，形成隔离结构之后，还包括：去除伪栅极结构，形成栅极结构。

可选的，所述伪栅极结构包括伪栅介质层和位于伪栅极介质层上的伪栅极层。

相应的，本发明技术方案还提供一种采用上述任一项方法形成的半导体结构。

与现有技术相比，本发明的技术方案具有以下有益效果：

在本发明技术方案中，先回刻蚀所述衬底表面，使所述初始第一介质层和所述初始第一保护层的高度同时减小，再去除所述第一保护层，使得形成的第一开口深宽比变小，再在所述伪栅极结构顶部表面以及第一介质层上形成第二保护层，使得后续在去除部分所述伪栅极结构形成第二开口时，所述伪栅极结构的顶部的第二保护层易打开并形成深宽比较小的开口，使得所述第一开口底部的伪栅极结构能够去除干净，避免了后续形成的栅极结构漏电、短路的情况，从而提升了所述半导体结构的性能。

进一步，所述回刻蚀工艺对所述初始第一介质层具有第一刻蚀速率，所述回刻蚀工艺对所述初始第一保护层具有第二刻蚀速率，所述第一刻蚀速率与第二刻蚀速率的比例0.9:1～1.1:1，从而能够同时减薄所述初始第一介质层和初始第一保护层，并且能够精确控制所述回刻蚀的高度，使得后续形成的第一开口的深宽比较小，同时避免损伤到所述初始栅极结构表面，从而影响所述半导体结构的性能。

附图说明

图1至图4是一实施例中半导体结构形成过程的剖面结构示意图；

图5至图12是本发明实施例中半导体结构形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，现有的晶体管的性能还有待改善。现结合具体的实施例来进行分析说明。

图1至图4是一实施例中半导体结构形成过程的剖面结构示意图。

请参考图1，提供基底100，所述基底100上具有第一隔离层101和若干初始栅极结构102，所述若干初始栅极结构102位于所述第一隔离层101内，且所述若干初始栅极结构102在所述基底100上平行排列；所述初始栅极结构102顶部具有第一保护层103。

请参考图2，在所述第一保护层103上形成第一掩膜层104，所述第一掩膜层104上具有图形化层105，所述图形化层105暴露出部分所述第一掩膜层104表面。

请参考图3，以所述图形化层105为掩膜刻蚀所述第一掩膜层104、第一隔离层101和所述第一保护层103，直至暴露出所述初始栅极结构102顶部表面，在所述初始栅极结构102顶部的第一隔离层101内形成开口第一开口106。

此时，所述第一开口106顶部在所述基底水平方向的宽度小于所述第一开口106底部在所述基底水平方向的宽度，从而所述第一隔离层101对后续切割所述初始栅极结构102的工艺造成阻挡，无法刻蚀干净所述需去掉的初始栅极结构102，从而后续形成栅极结构之后，所述残留的初始栅极结构102会导致所述栅极结构漏电或者短路，从而影响所述半导体结构的性能。

请参考图4，继续去除所述第一开口106侧壁的第一隔离层101，直至完全暴露出所述初始栅极结构102顶部表面，在所述第一隔离层101内形成第二开口107。

所述半导体结构的形成方法中，采用c4f6刻蚀气体去除所述第一开口106侧壁的第一隔离层101，所述第一隔离层101的材料为氧化硅，所述c4f6刻蚀气体对氧化硅具有较大的刻蚀速率，从而在去除所述第一开口106侧壁的第一隔离层101时，也会刻蚀所述初始栅极结构102侧壁的第一隔离层101，从而所述第一隔离层101在垂直于衬底表面的高度减小，后续需要去除所述初始栅极结构102、形成所述金属栅极结构时，所述第一隔离层101的高度决定后续形成的金属栅极结构的高度，使得所述金属栅极结构的高度也会减小，不利于半导体结构性能的提升；同时，所述c4f6刻蚀气体的刻蚀强度较大，使得所述第二开口107的内壁表面粗糙度较大，也对所述初始栅极结构102的表面造成一定的损伤，后续继续去除所述初始栅极结构102时，会使得形成的栅极开口形貌较差，影响后续形成的器件尺寸的均匀性。

为了解决上述问题，本发明技术方案提供一种半导体结构及其形成方法，通过先回刻蚀所述衬底表面，使所述初始第一介质层和所述初始第一保护层的高度同时减小，再去除所述第一保护层，使得形成的第一开口深宽比变小，再在所述伪栅极结构顶部表面以及第一介质层上形成第二保护层，使得后续在去除部分所述伪栅极结构形成第二开口时，所述伪栅极结构的顶部的第二保护层易打开并形成深宽比较小的开口，使得所述伪栅极结构能够去除干净，避免了后续形成的栅极结构漏电、短路的情况，从而提升了所述半导体结构的性能。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图5至图12是本发明实施例中半导体结构形成过程的剖面结构示意图。

请参考图5，提供衬底200，所述衬底200上具有若干伪栅极结构，所述伪栅极结构顶部具有初始第一保护层202。

所述伪栅极结构包括伪栅介质层(未图示)和位于伪栅介质层上的伪栅极层201。所述伪栅介质层的材料包括低介电常数材料，所述伪栅极层201的材料包括多晶硅或金属。所述初始第一保护层202能够在形成所述伪栅极结构的过程中，对所述伪栅极层的顶部起到保护作用，所述初始第一保护层202的材料包括氧化硅和氮化硅。所述衬底200的材料包括硅、硅锗、锗、绝缘体上硅或者绝缘体上锗。

在本实施例中，所述伪栅介质层的材料包括氧化硅，所述伪栅极层201的材料包括多晶硅。所述初始第一保护层202的材料包括氮化硅。所述衬底200的材料包括硅。

所述初始第一保护层202的材料与所述伪栅极层201的材料不同，使得后续在去除所述伪栅极结构顶部的第一保护层时，所述第一保护层与所述伪栅极层201具有较大的刻蚀选择比，从而在所述第一保护层去除干净的同时，对所述伪栅极层201的损伤较小。

所述伪栅极结构和所述初始第一保护层202的形成方法包括：在所述衬底200上形成伪栅介质材料层(未图示)；在所述伪栅介质材料层上形成伪栅极材料层(未图示)；在所述伪栅极材料层上形成第一保护材料层(未图示)；在所述第一保护材料层上形成图形化的光刻胶层(未图示)；以所述图形化的光刻胶层为掩膜刻蚀所述第一保护材料层、所述伪栅极材料层以及所述伪栅介质材料层，直至暴露出所述衬底200表面，在所述衬底200上形成伪栅介质层、位于伪栅介质层上的伪栅极层201以及位于伪栅极层201上的初始第一保护层202，形成所述伪栅极结构。

所述伪栅介质材料层的形成工艺包括化学气相沉积工艺或原子层沉积工艺；所述伪栅极材料层的形成工艺包括物理气相沉积工艺或者外延生长工艺；所述第一保护材料层的形成工艺包括化学气相沉积工艺或者原子层沉积工艺；刻蚀所述第一保护材料层、所述伪栅极材料层以及所述伪栅介质材料层的工艺包括干法刻蚀工艺或湿法刻蚀工艺。

在本实施例中，所述伪栅介质材料层的形成工艺包括化学气相沉积工艺；所述伪栅极材料层的形成工艺包括物理气相沉积工艺；所述第一保护材料层的形成工艺包括化学气相沉积工艺；刻蚀所述第一保护材料层、所述伪栅极材料层以及所述伪栅介质材料层的工艺包括干法刻蚀工艺。

在本实施例中，还包括位于所述伪栅介质层侧壁和所述伪栅极层201侧壁的侧墙结构(未标示)；在其他实施例中，能够不包括所述侧墙结构。

所述侧墙结构的形成方法包括：在所述衬底200表面、所述伪栅介质层和伪栅极层201侧壁表面以及所述初始第一保护层202的侧壁表面和顶部表面形成侧墙材料层(未图示)；回刻蚀所述侧墙材料层，直至暴露出所述衬底200表面，在所述伪栅介质层和伪栅极层201侧壁形成所述侧墙结构。

所述侧墙结构的材料包括氧化硅或氮化硅；所述侧墙材料层的形成工艺包括化学气相沉积工艺或原子层沉积工艺。

在本实施例中，所述侧墙结构的材料包括氮化硅；所述侧墙材料层的形成工艺包括原子层沉积工艺。

请参考图6，在衬底200上形成初始第一介质层203，所述初始第一介质层203暴露出所述初始第一保护层202顶部表面，且所述初始第一介质层203表面齐平于所述初始第一保护层202顶部表面。

所述初始第一介质层203的形成方法包括：在所述衬底200上、所述伪栅极结构侧壁表面以及所述初始第一保护层202的顶部表面和侧壁表面形成介质材料层(未图示)；平坦化所述介质材料层，直至暴露出所述初始第一保护层202的顶部表面，形成所述初始第一介质层203。

所述初始第一介质层203用于对后续形成的若干栅极结构进行电隔离。所述初始第一介质层203的材料与所述初始第一保护层202的材料不同，从而在平坦化所述介质材料层时，所述初始第一保护层202能够作为停止层，所述初始第一介质层203的材料包括氧化硅或氮化硅。所述介质材料层的形成工艺包括化学气相沉积工艺或原子层沉积工艺。平坦化所述介质材料层的工艺包括化学机械抛光工艺或者回刻蚀工艺。

在本实施例中，所述初始第一介质层203的材料包括氧化硅；所述介质材料层的形成工艺包括化学气相沉积工艺，所述化学气相沉积工艺能够快速形成结构致密、厚度较厚的介质材料层；平坦化所述介质材料层的工艺包括化学机械抛光工艺，所述化学机械抛光工艺能够快速平坦化所述介质材料层至设定的位置。

在其他实施例中，所述初始第一介质层表面低于所述初始第一保护层顶部表面。

请参考图7，回刻蚀所述初始第一介质层203表面和所述初始第一保护层202表面，使所述初始第一介质层203减薄形成第一介质层205，使所述初始第一保护层202减薄形成所述第一保护层204。

采用回刻蚀所述初始第一介质层203表面和所述初始第一保护层202表面，使得所述初始第一介质层203和所述初始第一保护层202同时被减薄，使得后续去除所述第一保护层204在所述伪栅极结构顶部形成深宽比较小的第一开口，使得后续在去除所述伪栅极结构顶部的第二保护层时容易去除，使得后续去除部分伪栅极结构形成隔离结构时的工艺难度降低。

所述回刻蚀工艺对所述初始第一介质层203具有第一刻蚀速率，所述回刻蚀工艺对所述初始第一保护层202具有第二刻蚀速率，所述第一刻蚀速率与第二刻蚀速率的比例范围为0.9:1～1.1:1。

在一实施例中，所述回刻蚀工艺的气体包括cf4和chf3，所述cf4和chf3的体积比例范围为8:1～12:1。

所述回刻蚀工艺气体包括cf4和chf3，所述cf4气体对所述初始第一介质层203的刻蚀速率较大，所述chf3气体对所述初始第一保护层202的刻蚀速率较大，调节所述cf4和chf3气体的体积比例在8:1～12:1的范围内，使得所述第一刻蚀速率与第二刻蚀速率的比例范围为0.9:1～1.1:1，从而使得所形成的第一介质层205和第一保护层204的表面基本持平，以同时减薄所述初始第一介质层203和初始第一保护层202，使得后续去除所述第一保护层204在所述伪栅极结构顶部形成深宽比较小的第一开口。

在另一实施例中，所述回刻蚀工艺包括温控感应系统，所述温控感应系统可以调节局部感应温度来调整局部刻蚀速率，所述回刻蚀工艺包括第一步骤和第二步骤，所述第一步骤的刻蚀气体包括cxf6，所述第二步骤的刻蚀气体包括so2和ch3f，所述基于感应温度的可调节范围为±10摄氏度。

所述第一步骤的刻蚀气体包括cxf6，所述cxf6对所述初始第一介质层203的刻蚀速率较大；所述第二步骤的刻蚀气体包括so2和ch3f，所述so2和ch3f对所述初始第一保护层202的刻蚀速率较大。经过第一步骤和第二步骤的刻蚀工艺之后，使得所形成的第一介质层205和第一保护层204的表面基本持平，以同时减薄所述初始第一介质层203和初始第一保护层202，使得后续去除所述第一保护层204在所述伪栅极结构顶部形成深宽比较小的第一开口。

回刻蚀所述初始第一保护层202之后，形成的所述第一保护层204的厚度范围包括50埃～150埃。

所述第一保护层204的厚度范围包括50埃～150埃，所述第一保护层204的厚度若小于50埃，则所述回刻蚀工艺可能会刻蚀到所述伪栅极层表面，从而对所述伪栅极结构造成损伤，影响后续形成的栅极结构的性能；若所述第一保护层204的厚度大于150埃，则后续去除所形成的第一保护层形成第一开口时，所述第一开口的深宽比不够小，无法完全暴露出所述伪栅极结构的顶部表面，不能很好的改善所述伪栅极结构的去除难度。

请参考图8，去除所述第一保护层204，在所述第一介质层205内形成第一开口206。

去除所述第一保护层204的工艺包括干法刻蚀工艺或湿法刻蚀工艺。在本实施例中，去除所述第一保护层204的工艺包括干法刻蚀工艺，所述干法刻蚀工艺对所述第一保护层204的刻蚀速率大于所述第一介质层205的刻蚀速率，从而所述干法刻蚀工艺在去除所述第一保护层204的同时对所述第一介质层205的损伤较小。

所述干法刻蚀工艺的气体包括ch3f，所述ch3f对所述第一保护层204的刻蚀速率较大，从而使得所述第一保护层204能够去除干净。

所述第一开口206底部在所述衬底200表面的投影为第一投影，所述第一开口206顶部在所述衬底200表面的投影为第二投影，所述第一投影的面积小于或等于所述第二投影，且所述第一投影在所述第二投影范围内、或者所述第一投影与所述第二投影重合。

在本实施例中，由于所述干法刻蚀工艺的刻蚀气体中含有等离子体，使得所述干法刻蚀工艺在去除所述第一保护层204形成第一开口206的过程中，所述等离子体对所述第一开口206侧壁的第一介质层205也有轻微的刻蚀，使得所述第一投影的面积小于所述第二投影，且所述第一投影在所述第二投影范围内，从而使得所形成的第一开口206的深宽比较小，后续在所述伪栅极结构顶部表面以及第一介质层上形成第二保护层后，在去除部分所述伪栅极结构形成第二开口时，所述伪栅极结构的顶部的第二保护层容易打开形成深宽比较小的第二开口，有利于后续在所述第二开口内填充隔离材料，以形成不同功能的半导体结构。

请参考图9，在所述第一开口206内以及第一介质层205上形成第二保护层208。

所述第二保护层208的材料与所述初始第一保护层202的材料相同，所述第二保护层208的材料与所述第一介质层205的材料不同，所述第二保护层208覆盖所述第一开口206和所述第一介质层205表面，使得后续在去除部分所述伪栅极结构形成第二开口时，所述伪栅极结构的顶部的第二保护层容易打开并在所述第一介质层内形成深宽比较小的第二开口，有利于后续在所述第二开口内填充隔离材料，以形成不同功能的半导体结构。所述第二保护层208的材料包括氧化硅或氮化硅。形成所述第二保护层208的工艺包括化学气相沉积工艺或原子层沉积工艺。

在本实施例中，所述第二保护层208的材料包括氮化硅；形成所述第二保护层208的工艺包括化学气相沉积工艺，所述化学气相沉积工艺能够快速形成结构致密、厚度均匀的第二保护层208。

请继续参考图9，在所述第二保护层208上形成掩膜结构，所述掩膜结构暴露出部分位于所述伪栅极结构顶部的所述第二保护层208表面。

所述掩膜结构包括硬掩膜层209和位于硬掩膜层209上的光刻胶层210。所述掩膜结构作为后续去除部分伪栅极结构在所述第一介质层内形成第二开口时的掩膜。所述硬掩膜层209用于保持所述光刻胶层210的图形准确传递，同时对所述未被暴露出第二保护层208起到保护作用，避免所述光刻胶层210单独作为掩膜结构时，在去除部分伪栅极结构的过程中所述光刻胶层210会被损伤，从而导致未被暴露出第二保护层208也被刻蚀的情况。

所述掩膜结构的形成方法包括：在所述第二保护层208上形成硬掩膜材料层(未图示)；在所述硬掩膜材料层上形成光刻胶层210，所述光刻胶层210暴露出部分所述硬掩膜材料层表面；以所述光刻胶层210为掩膜刻蚀所述硬掩膜材料层，在所述第二保护层208上形成掩膜结构。

所述硬掩膜层209的材料包括氧化硅或氮化硅；形成所述硬掩膜材料层的工艺包括化学气相沉积沉积工艺或者原子层沉积工艺；形成所述光刻胶层210的工艺包括旋涂工艺或喷涂工艺；刻蚀所述硬掩膜材料层的工艺包括干法刻蚀工艺或湿法刻蚀工艺。

在本实施例中，所述硬掩膜层209的材料包括氧化硅；形成所述硬掩膜材料层的工艺包括化学气相沉积沉积工艺；刻蚀所述硬掩膜材料层的工艺包括干法刻蚀工艺；形成所述光刻胶层210的工艺包括旋涂工艺。

请参考图10，以所掩膜结构为掩膜刻蚀所述第二保护层208，暴露出所述部分伪栅极结构顶部表面；去除所述部分伪栅极结构，在所述第一介质层205内形成第二开口211，所述第二开口211暴露出部分所述衬底200表面。

所述第二开口211用于后续在所述第二开口211内形成隔离结构，使得后续在同一衬底上形成不同功能的半导体结构。

刻蚀所述第二保护层208的工艺包括干法刻蚀工艺或者湿法刻蚀工艺；去除所述部分伪栅极结构的工艺包括干法刻蚀工艺或者湿法刻蚀工艺。

在本实施例中，刻蚀所述第二保护层208的工艺包括干法刻蚀工艺；去除所述部分伪栅极结构的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够形成侧壁形貌良好的第二开口211，使得后续形成的半导体结构具有较好的尺寸均匀性。

由于所述伪栅极结构顶部的第二保护层208位于所述第一开口206内，所述第一开口206具有较小的深宽比，并且所述第一开口206底部在所述衬底200表面的投影为第一投影，所述第一开口206顶部在所述衬底200表面的投影为第二投影，所述第一投影的面积小于所述第二投影，且所述第一投影在所述第二投影范围内，使得在刻蚀所述第二保护层208时，所述伪栅极结构顶部的第二保护层208容易被去除，避免受到所述第一介质层205的影响使得所述伪栅极结构顶部不能完全暴露出来，从而使得所述伪栅极结构不能完全去除干净，影响后续形成的半导体结构的性能。

请参考图11，在所述第二开口211内形成隔离结构212。

所述隔离结构212用于对后续形成的栅极结构进行电隔离。

所述隔离结构212的形成方法包括：在所述第二开口211内形成隔离材料层(未图示)；平坦化所述隔离材料层，直至暴露出所述第一介质层205表面，在所述第二开口211内形成隔离结构212。

由于所述第一开口206具有较小的深宽比，从而在所述第二开口211内形成隔离材料层时，填充的所述隔离材料结构致密，容易填充。

形成所述隔离材料层的工艺包括化学气相沉积工艺或原子层沉积工艺；所述隔离结构212的材料包括氧化硅或氮化硅。

在本实施例中，形成所述隔离材料层的工艺包括化学气相沉积工艺，所述隔离结构212的材料包括氧化硅。

在其他实施例中，能够不形成所述隔离结构。

请参考图12，形成隔离结构之后，去除伪栅极结构，形成栅极结构。

所述栅极结构包括栅介质层和位于栅介质层上的栅极层。所述栅介质层的材料包括高k(大于3.9)材料，所述高k材料包括氧化铪或氧化铝。所述栅极层的材料包括金属，所述金属包括铜或钨。

去除所述伪栅极结构的方法包括：在所述衬底上形成图形化的掩膜层(未图示)，所述图形化的掩膜层暴露出部分所述第二保护层208表面；以所述图形化的掩膜层为掩膜，刻蚀所述暴露出的第二保护层208、伪栅极层201以及伪栅介质层，直至暴露出所述衬底200表面，形成栅极开口(未图示)；在所述栅极开口内形成栅介质材料层(未图示)；在所述栅介质材料层上形成栅极材料层(未图示)；平坦化所述栅极材料层和栅介质材料层，直至暴露出所述第一介质层205表面，形成所述栅极结构。

刻蚀所述第二保护层208、伪栅极层201以及伪栅介质层的工艺包括干法刻蚀工艺或湿法刻蚀工艺；形成所述栅介质材料层的工艺包括化学气相沉积工艺或原子层沉积工艺；形成所述栅极材料层的工艺包括物理气相沉积工艺或电镀工艺；平坦化所述栅极材料层和栅介质材料层的工艺包括化学机械抛光工艺或回刻蚀工艺。

在本实施例中，刻蚀所述第二保护层208、伪栅极层201以及伪栅介质层的工艺包括干法刻蚀工艺；形成所述栅介质材料层的工艺包括原子层沉积工艺；形成所述栅极材料层的工艺包括物理气相沉积工艺；平坦化所述栅极材料层和栅介质材料层的工艺包括化学机械抛光工艺。

由于所述第一开口206具有较小的深宽比，并且所述第一开口206底部在所述衬底200表面的第一投影在所述第一开口206顶部在所述衬底200表面的第二投影的范围内，使得在刻蚀去除所述第二保护层208，暴露出所述伪栅极结构表面并继续去除所述伪栅极结构时，所述伪栅极结构顶部的第二保护层208容易被去除，使得所述伪栅极结构顶部能完全暴露出来，从而使得所述伪栅极结构能够去除干净，进而提升了半导体结构的性能。

至此，所形成的半导体结构，所述半导体结构形貌较好，尺寸均匀性较好，半导体结构的性能得到提升。

相应的，本发明实施例还提供一种采用上述方法形成的半导体结构。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。