晶体管结构与其工艺方法与流程

本发明涉及一种晶体管与其工艺方法，尤其涉及一种具有自我对准的三端的晶体管与其工艺方法。

背景技术：

最常使用的一晶体管是形成于平面的一硅晶圆上的一金属氧化物半导体场效晶体管，其中所述晶体管的栅极是形成在所述硅晶圆的表面上，且由较薄的电介质如二氧化硅或高介电材料(high-kmaterial)分开。所述晶体管的另外两端，也就是漏极与源极，是形成在所述硅晶圆的表面下方。而当所述晶体管的尺寸需要缩小时，可以利用一鳍式结构晶体管(例如一鳍式场效应晶体管(finfet)、一三栅极晶体管(tri-gatefet)或一双栅(double-gate)晶体管等等)来实现，使所述晶体管的尺寸能从22纳米继续缩小至7纳米，或是比现有技术更小的尺寸。然而，有关所述鳍式结构晶体管的现有技术大多经由产生较高的开启电流(oncurrent)以强调驱动电流的能力，而达到高效能的表现；而不是强调在较低的关闭电流(offcurrent)中具有低漏电流的能力。但在深纳米技术中，如何将所述晶体管(例如所述鳍式结构晶体管或一平面晶体管)应用于一低漏电流与低功耗的设备的重要性正在提升，特别是利用在一内存电路如静态随机存取存储器(sram)与动态随机存取存储器(dram)的开关、一手提式集成电路装置或一穿戴式装置等等的装置时。

例如，最普遍用于dram的存储单元是具有一存取晶体管(accesstransistor)和一存储电容(storagecapacitor)的一存储单元。而现有技术将所述晶体管(所述平面晶体管或所述鳍式结构晶体管)作为所述存取晶体管时，所述晶体管在关闭状态(offstate)时仍会具有较高的漏电流，例如每一存储单元超过1皮安培(pico-amperes)。这会使所述存储单元存储的信号快速泄漏，而这是不能接受的状况。因此所述存储单元会需要非常短的更新时间以重建存储的信号，否则存储的信号便会遗失。已知在所述晶体管的关闭状态时具有多种漏电流种类，例如(a)栅极至通道的泄漏(gate-to-channelleakage)、(b)栅致漏极泄漏(gate-induceddrainleakage,gidl)、(c)漏极引入势垒降低(drain-inducedbarrierlowering,dibl)、(d)次临界漏电流(sub-thresholdleakage)、(e)由所述晶体管的硅材料中p-n接面引起的漏极与源极的侧壁或区域泄漏等等。然而，为了使所述存储单元可以具有近1飞安培(femto-ampere)的关闭电流的目标值，所述晶体管部份的尺寸参数会被放宽至无法接受的数值，而违背了所述晶体管的缩放理论，其中所述晶体管的缩放理论要求缩小晶体管尺寸，以减少所述存储单元的尺寸并得以遵守摩尔定律(moore’slaw)。例如，在10纳米的工艺技术中，所述晶体管的通道长度需要大于100纳米以将所述电晶体的关闭电流降至每一存储单元1飞安培，而这是很不实际的。

因此，需要提供具有可缩放结构的一种新的晶体管以遵守摩尔定律，并同时具有可调整的关闭电流以在关闭状态时仍具有低漏电流。

技术实现要素：

本发明公开了可以通用于平面、3d管或鳍式结构(例如一鳍式场效应晶体管(finfet)、一三栅极晶体管(tri-gatefet)或一双栅(double-gate)晶体管等等)的一种晶体管的设计，且可以显着地降低所述晶体管的漏电流，并使所述晶体管的尺寸可以缩小，其中包括可缩小的栅极的长度。也就是说，所述栅极的长度可以被设计为一光刻或一蚀刻法分别可以印刷或制造出的最小特征长度。另外，所述晶体管的栅极、漏极和源极的接触区域具有互相自我对准的特征，因此与现有技术的晶体管相比，所述晶体管允许更紧密的平面区域和更小的形状因子。

本发明的一实施例提供一种晶体管结构。所述晶体管结构包含一栅极、一通道区、一漏极和一源极。所述栅极位于一第一硅材料的一硅表面上方；所述通道区位于所述硅表面下方且包含一第一端和一第二端。另外，所述漏极/源极独立于所述第一硅材料且不是由所述第一硅材料所衍生出来。所述漏极包含一第一预定实体边界，所述第一预定实体边界直接连接所述通道区的所述第一端，所述源极包含一第二预定实体边界，以及所述第二预定实体边界直接连接所述通道区的所述第二端。

根据本发明的另一实施例，所述晶体管结构包含一间隔层。所述间隔层覆盖所述栅极的侧壁，其中所述漏极的所述第一预定实体边界对齐所述间隔层的一第一边缘，以及所述源极的所述第二预定实体边界对齐所述间隔层的一第二边缘。另外，所述晶体管结构包含一第一凹槽。所述第一凹槽具有一第一侧屏障，其中所述漏极包含一下方部分和一上方部分，所述下方部分位于所述第一凹槽内，所述上方部分堆叠于所述下方部分上且接触所述间隔层，以及所述第一侧屏障对齐所述漏极的所述第一预定实体边界。此外，一第一绝缘区设置于所述第一凹槽的底部，其中所述漏极的所述下方部分位于所述第一绝缘区上方，以及所述漏极的所述下方部分直接连接所述通道区的所述第一端。当所述第一硅材料的所述硅表面是一鳍式结构的上表面，以及所述第一凹槽形成于所述鳍式结构内时，以及所述漏极的所述下方部分的厚度和所述通道区的厚度与所述鳍式结构的厚度无关。

本发明的另一实施例公开一种晶体管结构。所述晶体管结构包含一栅极导通区、一间隔层、一通道区和一第一导通区。所述栅极导通区由位于一硅表面上的一栅极绝缘区向上延伸；所述间隔层覆盖所述栅极导通区的侧壁；所述通道区位于所述硅表面下方；以及所述第一导通区包含一上方部分和一下方部分。所述间隔层位于所述硅表面上方。所述通道区的长度大于所述栅极导通区的长度。所述第一导通区由一第一绝缘区向上延伸至一第一上表面。所述第一导通区的下方部分接触所述通道区，所述第一导通区的上方部分接触所述间隔层的一第一侧，以及所述第一导通区的宽度与所述第一绝缘区的宽度相同。

根据本发明的另一实施例，所述晶体管结构另包含一第二导通区。所述第二导通区包含一上方部分和一下方部分，以及所述第二导通区的上方部分由一第二绝缘区向上延伸至一第二上表面。所述第二导通区的下方部分接触所述通道区，所述第二导通区的上方部分接触所述间隔层的一第二侧，以及所述第二导通区的宽度与所述第二绝缘区的宽度相同。此外，所述通道区由所述间隔层的所述第二侧水平延伸至所述间隔层的所述第一侧。

根据本发明的另一实施例，所述第一导通区的上表面高于所述栅极导通区的顶部，以及所述第二导通区的上表面高于所述栅极导通区的顶部。根据本发明的另一实施例，所述第一导通区的下方部分的厚度介于5纳米至20纳米之间，以及所述第二导通区的下方部分的厚度介于5纳米至20纳米之间。根据本发明的另一实施例，所述晶体管结构另包含一覆盖结构。所述覆盖结构位于所述栅极导通区上方，其中所述第一导通区的上表面并不高于所述覆盖结构的顶部，以及所述第二导通区的上表面并不高于所述覆盖结构的顶部。根据本发明的另一实施例，所述栅极导通区、所述第一导通区和所述第二导通区的向上延伸方向垂直于所述硅表面。

本发明的另一实施例公开一种晶体管结构。所述晶体管结构包含一鳍式结构、一栅极、一间隔层、一第一凹槽、一第一绝缘区和一第一导通区。所述鳍式结构具有一硅成分上表面；所述栅极耦接于所述鳍式结构；所述间隔层覆盖所述栅极的一第一侧壁和一第二侧壁；所述第一凹槽形成于所述鳍式结构中；所述第一绝缘区形成于所述第一凹槽中；以及所述第一导通区由所述第一绝缘区向上延伸至一第一上表面。所述栅极的顶部高于所述硅成分上表面。所述第一凹槽的底部低于所述硅成分上表面。所述第一绝缘区的顶部低于所述硅成分上表面。所述第一导通区包含一第一下方部分和垂直层叠在所述第一下方部分上的一第一上方部分，其中所述第一导通区邻接所述间隔层中覆盖所述栅极的所述第一侧壁的部分，以及所述第一导通区沿着所述第一导通区的向上延伸方向具有一第一预定掺杂浓度分布。

根据本发明的另一实施例，所述晶体管结构另包含一第二凹槽、一第二绝缘区和一第二导通区。所述第二凹槽形成于所述鳍式结构中；所述第二绝缘区形成于所述第二凹槽中；所述第二导通区由所述第二绝缘区向上延伸至一第二上表面，其中所述第二凹槽的底部低于所述硅成分上表面，所述第二绝缘区的顶部低于所述硅成分上表面，所述第二导通区包含一第二下方部分和垂直层叠在所述第二下方部分上的一第二上方部分，所述第二导通区邻接所述间隔层中覆盖所述栅极的所述第二侧壁的部分，以及所述第二导通区沿着所述第二导通区的向上延伸方向具有一第二预定掺杂浓度分布。此外，所述晶体管结构另包含一通道区。所述通道区位于所述硅成分上表面下方，其中所述通道区包含一第一端和一第二端，所述第一凹槽与所述通道区的所述第一端相邻，以及所述第二凹槽与所述通道区的所述第二端相邻。另外，所述第一导通区的所述第一下方部分位于所述硅成分上表面下方且接触所述通道区的所述第一端，以及所述第二导通区的所述第二下方部分位于所述硅成分上表面下方且接触所述通道区的所述第二端。

根据本发明的另一实施例，所述晶体管结构另包含一覆盖结构。所述覆盖结构位于所述栅极上方，其中所述第一导通区的所述第一上表面并不高于所述覆盖结构的顶部，以及所述第二导通区的所述第二上表面并不高于所述覆盖结构的顶部。根据本发明的另一实施例，所述第一凹槽的厚度介于20纳米至50纳米之间，以及所述第二凹槽的厚度介于20纳米至50纳米之间。

根据本发明的另一实施例，所述晶体管结构另包含一第一栅极、一第一间隔层、一第二栅极和一第二间隔层。所述第一栅极耦接于所述鳍式结构；所述第一间隔层位于所述硅成分上表面上方且对齐所述第一凹槽的一边缘；所述第二栅极耦接于所述鳍式结构；以及所述第二间隔层位于所述硅成分上表面上方且对齐所述第二凹槽的一边缘，其中所述第一间隔层覆盖所述第一栅极的一侧壁，所述第二间隔层覆盖所述第二栅极的一侧壁，所述第一导通区邻接所述第一间隔层，以及所述第二导通区邻接所述第二间隔层。此外，所述第一导通区的所述第一下方部分低于所述硅成分上表面，所述第一导通区的所述第一下方部分的底部局限于所述第一绝缘区，以及所述第一导通区中除了所述第一下方部分以外的侧壁局限于所述间隔层和所述第一间隔层。所述第二导通区的所述第二下方部分低于所述硅成分上表面，所述第二导通区的所述第二下方部分的底部局限于所述第二绝缘区，以及所述第二导通区中除了所述第二下方部分以外的侧壁局限于所述间隔层和所述第二间隔层。

本发明的另一实施例公开一种晶体管结构的工艺方法。所述工艺方法包含：准备一第一硅材料；形成一栅极，其中所述栅极耦接于所述第一硅材料；以及形成具有第一可控制的掺杂浓度分布的一漏极和具有第二可控制的掺杂浓度分布的一源极，其中形成所述栅极、和形成所述漏极和所述源极的过程之间并不需要使用离子注入法。此外，(1)一间隔层被形成以覆盖所述栅极的侧壁，且所述间隔层位于所述第一硅材料的一硅表面上方；(2)具有一第一侧屏障的一第一凹槽和具有一第二侧屏障的一第二凹槽也被形成，其中所述第一凹槽的所述第一侧屏障对齐所述间隔层的一第一边缘，以及所述第二凹槽的所述第二侧屏障对齐所述间隔层的一第二边缘；以及(3)一第一绝缘区被形成于述第一凹槽底部和一第二绝缘区被形成于所述第二凹槽底部。所述漏极包含一下方部分和一上方部分，其中所述下方部分位于所述第一凹槽内且堆叠于所述第一绝缘区上，以及所述上方部分堆叠于所述下方部分上且接触所述间隔层。所述源极也包含一下方部分和一上方部分，其中所述下方部分位于所述第二凹槽内且堆叠于所述第二绝缘区上，以及所述上方部分堆叠于所述下方部分上且接触所述间隔层。

本发明的另一实施例公开一种晶体管结构的工艺方法。所述工艺方法包含：准备具有一通道区的一第一硅材料；于所述通道区上方形成一栅极；以及形成具有第一可控制的掺杂浓度分布的一漏极和具有第二可控制的掺杂浓度分布的一源极，其中所述漏极包含一第一预定实体边界，所述源极包含一第二预定实体边界，所述第一预定实体边界连接所述通道区的一第一端，以及所述第二预定实体边界连接所述通道区的一第二端。此外，(1)一间隔层被形成以覆盖所述栅极的侧壁，且所述间隔层位于所述第一硅材料的一硅表面上方；(2)具有一第一侧屏障的一第一凹槽和具有一第二侧屏障的一第二凹槽被形成，其中所述第一凹槽的所述第一侧屏障对齐所述间隔层的一第一边缘，以及所述第二凹槽的所述第二侧屏障对齐所述间隔层的一第二边缘；(3)一第一绝缘区被形成位于所述第一凹槽底部和一第二绝缘区被形成于所述第二凹槽底部，其中所述漏极包含一下方部分和一上方部分，其中所述下方部分位于所述第一凹槽内且堆叠于所述第一绝缘区上，以及所述上方部分堆叠于所述下方部分上且接触所述间隔层。另外，所述漏极的所述下方部分是根据选择性外延增长方法，由所述第一侧屏障中未被所述第一绝缘区阻挡的部分而形成的。

本发明的另一实施例公开一种晶体管结构的工艺方法。所述工艺方法包含：准备具有一通道区的一第一硅材料；于所述通道区上方形成一栅极；以及形成具有一第一可控制的掺杂浓度分布的一垂直的漏极和具有一第二可控制的掺杂浓度分布的一垂直的源极，其中在所述通道区的一第一端和所述垂直的漏极之间并未形成一离子注入区，以及在所述通道区的一第二端和所述垂直的源极之间并未形成所述离子注入区。所述垂直的漏极的所述第一可控制的掺杂浓度分布由下往上包含：(1)一轻掺杂区、一正常掺杂区、一次重掺杂区和一重掺杂区；(2)一正常掺杂区、一轻掺杂区、一次重掺杂区和一重掺杂区；或(3)一未掺杂区、一正常掺杂区、一次重掺杂区和一重掺杂区。

本发明公开了一种晶体管结构，所述晶体管结构包含一栅极与位于所述栅极上方的一覆盖结构，其中所述栅极从一硅表面上方的一电介质向上延伸。所述晶体管结构包含围绕着所述栅极与所述覆盖结构的侧壁的间隔层。一漏极由所述硅表面向下延伸至位于一凹槽中的一绝缘区，且所述漏极也从所述硅表面向上延伸。相同地，一源极也由所述硅表面向下延伸至位于另一凹槽中的另一绝缘区，且所述源极也从所述硅表面向上延伸。所述漏极和所述源极的上表面并不高于所述覆盖结构的上表面，使得所述漏极和所述源极可以和所述栅极互相阻隔且不连接。所述漏极或所述源极局限于所述绝缘区和所述栅极的侧壁上的所述间隔层，以及所述漏极或所述源极暴露于一通道区的区域可以显着地减少。另外，所述通道区不只位于所述栅极下方，还位于所述间隔层下方。所述栅极、所述漏极和所述源极的向上延伸方向垂直于所述硅表面。本发明相较于现有技术，可以在所述晶体管结构的关闭状态时仍具有低漏电流。

附图说明

图1是本发明所公开的一种晶体管结构的横截面的示意图。

图2是说明利用蚀刻步骤以在晶体管通道区上方的电介质形成栅极的横截面示意图。

图3是说明利用形成步骤以形成围绕栅极的两侧壁的间隔层的横截面示意图。

图4a是本发明的一第一实施例说明利用蚀刻步骤以形成对应漏极与源极的凹槽的横截面示意图。

图4b是本发明的一第二实施例说明利用蚀刻步骤以形成对应漏极与源极的凹槽的横截面示意图。

图5a是根据图4a的结构，说明填充隔离材料至凹槽的横截面示意图。

图5b是根据图4b的结构，说明填充隔离材料至凹槽的横截面示意图。

图6a是根据图4a的结构，说明利用硅台形成步骤以增长出侧向地位于凹槽表面上的单晶硅层的横截面示意图。

图6b是根据图4b的结构，说明利用硅台形成步骤以增长出侧向地位于凹槽表面上的单晶硅层的横截面示意图。

图7a是根据图4a的结构，说明利用硅柱形成步骤以沿着栅极的侧壁上的间隔层垂直地增长单晶硅层的横截面示意图。

图7b是根据图4b的结构，说明利用硅柱形成步骤以沿着栅极的侧壁上的间隔层垂直地增长单晶硅层的横截面示意图。

图8a是根据图4a的结构，说明生成将硅柱增长地更高以形成所述晶体管结构与假栅极的横截面示意图。

图8b是根据图4b的结构，说明生成将硅柱增长地更高以形成所述晶体管结构与假栅极的横截面示意图。

图9是根据图8a的结构，说明垂直分层漏极与垂直分层源极的横截面示意图。

图10是本发明另一实施例说明具有鳍式结构的栅极、垂直分层漏极与垂直分层源极的三维示意图。

其中，附图标记说明如下：

1栅极

2电介质

3通道区

4间隔层

5源极

6漏极

5a、6a下方部分

5b、6b上方部分

7硅表面

8绝缘区

9底部表面

10、11高导电部分

20多晶硅层

21第二氧化层

22第二氮化层

30凹槽

31部份区域

32硅台

33硅柱

34重掺杂区

41第三氧化层

42第三氮化层

50垂直分层源极

60垂直分层漏极

70假栅极

80绝缘层

nqt、nqt2晶体管结构

具体实施方式

请参照图1，图1是本发明所公开的一种晶体管结构nqt的横截面的示意图。晶体管结构nqt完整地利用晶体管结构nqt的垂直方向以及让晶体管结构nqt的三端(一栅极、一源极和一漏极)自我对准(self-aligned)以减少平面区域的大小，使得晶体管结构nqt具有较小的形状因素(form-factor)，且维持了大小的可扩展性，其中即使到了晶体管结构nqt的工艺的最后阶段，也就是分别制造晶体管结构nqt的栅极、源极和漏极的接触区时也是如此。另外，晶体管结构nqt进一步地利用绝缘区(例如氧化物、氮化物等等)以隔离晶体管结构nqt中除了需连接至硅通道区的接面以外的大部分接面，以减少多种可能的漏电流机制，但同时维持了硅块基板接地或接上一负偏压的结构，而不会涉及绝缘体上覆硅的结构(silicon-on-insulator，soi，其中soi结构具有较高成本与较复杂的设计)。更重要地，晶体管结构nqt的栅极长度可以与晶体管结构nqt的最小特征尺寸近似地短，以及大部分的漏电流机制如栅致漏极泄漏(gate-induceddrainleakage,gidl)、漏极引入势垒降低(drain-inducedbarrierlowering,dibl)、次临界漏电流(sub-thresholdleakage)和大部分经由晶体管的p-n接面的漏电流都显着地减少了。另外，晶体管结构nqt的另外一创新点在于晶体管结构nqt的源极和漏极的阻值不仅可通过改变掺杂浓度或改变结构来进行控制，还可以通过设计晶体管结构nqt的源极、漏极结构的多种实体维度(例如长度、宽度与高度)来进行控制(其中晶体管结构nqt的源极、漏极结构的多种实体维度在晶体管结构nqt的工艺中可以更准确地控制至目标值)。

如图1所示，晶体管结构nqt包含位于一电介质2上方的一栅极1，其中电介质2还位于一通道区3上方。另外，晶体管结构nqt另包含间隔层4，其中间隔层4围绕着栅极1的两侧。间隔层4可以是单层或是多层的结构，且可以包含氮化物、氧化物或氮氧化物等。晶体管结构nqt的特征在于一源极5(或一第一导通区)和一漏极6(或一第二导通区)，其中源极5和漏极6是经由特别的工艺塑造为柱体状并附在间隔层4旁，以使晶体管结构nqt的三端：栅极1、源极5和漏极6自我对准且其各自向上延伸的方向互相平行。另外，源极5和漏极6的一部分(例如源极5和漏极6的下方部分5a、6a)低于一硅表面7，以及源极5和漏极6位于绝缘区8的上方。绝缘区8包含氧化物、氮化物、或是其他可以以原子层沉积法(atomic-layer-deposition,ald)生成的绝缘材料等。绝缘区8是设置于源极5和漏极6下方以减少由源极5和漏极6的底部表面9和一硅基底间所产生的接面。另外，源极5和漏极6分别具有上方部分5b、6b，且上方部分5b、6b分别位于硅表面7的上方。另外，源极5和漏极6分别具有高导电部分10、11，其中高导电部分10、11是利用自我对准技术，分别形成在源极5和漏极6上方做为自然连续的连接区域，且另用于晶体管结构nqt未来互连的接触区域。

当具有晶体管结构nqt的一晶体管是一平面晶体管时，硅表面7可以是所述硅基底的表面；而当所述晶体管是一鳍式场效应晶体管(finfet)或一三栅极晶体管(tri-gatetransistor)时，硅表面7可以是一鳍式结构的上表面。如图1所示，源极5由硅表面7向下延伸至绝缘区8(例如，源极5的下方部分5a位于硅表面7下方)，且同时由硅表面7向上延伸(例如，源极5的上方部分5b和高导电部分10位于硅表面7上方)，其中源极5的向上或向下延伸方向垂直于硅表面7。同样地，漏极6由硅表面7向下延伸至绝缘区8(例如，漏极6的下方部分6a位于硅表面7下方)，且同时由硅表面7向上延伸(例如，漏极6的上方部分6b和高导电部分11位于硅表面7上方)，其中漏极6的向上或向下延伸方向也垂直于硅表面7。另外，栅极1也由电介质2向上延伸，且栅极1的向上延伸方向也垂直于硅表面7。另外，绝缘区8覆盖凹槽30的底部。

另外，在本发明的一实施例中，栅极1、源极5和漏极6的延伸方向互相平行。漏极6的上方部分6b的上表面位于硅表面7的上方，且可以高于或低于栅极1的上表面。然而，漏极6的高导电部分11的上表面可高于栅极1的上表面。同样地，源极5的上方部分5b的上表面位于硅表面7的上方，且可以高于或低于栅极1的上表面。然而，源极5的高导电部分10的上表面可高于栅极1的上表面。另外，如图1所示，在本发明的另一实施例中，源极5(或漏极6)的宽度与绝缘区8的宽度相同。另外，通道区3由源极5的下方部分5a水平延伸至漏极6的下方部分6a，以及通道区3的长度比栅极1的长度长。例如，通道区3不只位于栅极1下方，也位于间隔层4下方。此外，通道区3的厚度比源极5的下方部分5a(或漏极6的下方部分6a)的厚度还要薄。而在本发明的另一实施例中，源极5的下方部分5a(或漏极6的下方部分6a)的厚度加上绝缘区8的厚度介于20纳米至50纳米间，例如30纳米；其中源极5的下方部分5a(或漏极6的下方部分6a)的厚度是可调整的，例如可以介于5纳米至20纳米间。

当所述鳍式结构的厚度介于20纳米至30纳米间且凹槽30是形成于所述鳍式结构中时，因为凹槽30的底部具有绝缘区8以防止电流泄漏，所以凹槽30的底部可以低于或高于所述鳍式结构的底部。此外，因为位于凹槽30底部的绝缘区8的厚度是可控制的，所以源极5的下方部分5a(或漏极6的下方部分6a)的厚度也是可调整的，且与所述鳍式结构的厚度无关。此外，通道区3的厚度也与所述鳍式结构的厚度无关。

以下将说明如何设计晶体管结构nqt以最小化关闭电流(以n型金属氧化物半导体(nmos)为例)。首先，选择具有适当功函数(workfunction)的栅极材料(具有介于4.0电子伏特至5.2电子伏特之间的功函数的栅极材料，例如p+掺杂的多晶硅栅极材料或从各种金属栅极材料中选择的一种)以减少电介质2与通道区3之间的电场，其中通道区3是非硼掺杂、轻度硼掺杂或中度硼掺杂。接着形成具有适当的阻值的源极5和漏极6，其中源极5和漏极6的阻值是由源极5和漏极6优选或选定的长度、宽度、高度所决定，以及也由选定的多种掺杂浓度和在硅表面7下方与通道区3连接的适当开口区决定。另外，通道区3是以适当的浓度进行掺杂。因此举例来说，达成一单晶体管单电容单元(one-transistorone-capacitorcell,1t-1ccell)在关闭状态时具有很小的漏电流的操作细节如下：对漏极6提供逻辑1电压(例如电压vdd)的阵列偏压；对源极5提供逻辑0(例如0伏特或是负电压)电压；以及对所述硅基底提供负偏压以避免噪声电压尖峰使漏极6和源极5与所述硅基底间的接面(或源极5与所述硅基底间的接面或漏极6与所述硅基底间的接面)短暂地导通。电压vdd将随源极5和漏极6的阻值控制而降低，使得较低的电压被分配到通道区3。因为源极5和漏极6不但是被栅极1的长度分隔，还另外被间隔层4下方的硅区域分隔，所以晶体管结构nqt的有效通道长度事实上会比栅极1的实体长度长。另外，因为源极5和漏极6下方的绝缘区8使得源极5和漏极6与所述硅基底间的p-n接面较小，所以绝缘区8进一步地减少了不必要的寄生电容以及电流泄漏区域。

以下将公开实现创新的自我对准特征的晶体管结构nqt的工艺方法，其中晶体管结构nqt的工艺方法可以根据现有技术公开的深纳米鳍式结构晶体管(deep-nanometerfin-structuretransistors)或高阶平面晶体管(advancedplanartransistors)的工艺方法，再增加或改良少数步骤以实现晶体管结构nqt。晶体管结构nqt的工艺方法不只一种，但以下的优选工艺方法可以用于说明如何通过相关的关键工艺步骤和完整结构来达成晶体管结构nqt的关键特征和属性：

(1)首先，在一p型硅基底(或者具有三阱(triple-well)、双阱(twin-well)等结构的p型阱(p-well))上方形成一第一氧化层。接着沈积一第一氮化层，以及利用一光刻方法(photolithographymethod)以定义出对应晶体管结构nqt将来制造位置的一主动区域。蚀刻所述主动区域外的硅材料，并利用热生成的氧化材料(或沈积的氧化材料等)以形成一浅沟槽绝缘(shallowtrenchisolation,sti)，其中所述浅沟槽绝缘的表面比硅表面7低25纳米至30纳米，以及所述浅沟槽绝缘的厚度可再深入所述硅基底300纳米至1000纳米。

(2)移除所述第一氮化层和所述第一氧化层以暴露硅表面7中对应所述主动区域的表面。形成一电介质层以作为晶体管结构nqt的电介质2，其中所述电介质层可以是热生成的氧化材料、氧化物和复合绝缘材料、或高介电材料(high-kmaterial)等。接着完成一通道掺杂工艺，其中所述通道掺杂工艺利用p型掺质(例如硼、二氟化硼等)以注入晶体管结构nqt的通道区3和源极5及漏极6的主动区域。接着沈积较厚的一多晶硅层20(例如掺杂后的多晶硅、多晶硅加硅化物材料、或金属等)以作为硅表面7上方的栅极材料，并接着在多晶硅层20上方形成一第二氧化层21和一第二氮化层22，其中第二氮化层22位于第二氧化层21上方。接着，如图2所示，利用一光罩步骤(lithographymaskingstep)以定义出栅极1的形状和栅极1的连接区域，并利用一各向异性蚀刻技术(anisotropicetchingtechnique)形成第二氮化层22、第二氧化层21、多晶硅层20的垂直堆迭样式，其中栅极1包含第二氮化层22、第二氧化层21、多晶硅层20。

(3)之后，在整个硅表面7上形成一第三氧化层41，接着形成一第三氮化层42。接着，如图3所示，使用所述各向异性蚀刻技术以形成间隔层4(也就是第三氧化层41与第三氮化层42所形成的复合层)，其中间隔层4围绕栅极1的两侧壁。

(4)接着，如图4a所示，将间隔层4作为光罩，利用所述各向异性蚀刻技术蚀刻源极5及漏极6的主动区域上暴露的硅材料，以形成凹槽30，其中凹槽30的底部被设置于一定深度(例如，按照设计需求可为20纳米，或是介于15纳米与30纳米之间)。另外，图4b示出了一替代方案，其中所述替代方案通过增加额外的步骤以回蚀刻部份的第三氮化层42，而暴露了硅表面7的部份区域31。在后续的说明中，图5a-8a以及图9的架构是根据图4a的架构来说明，以及图5b-8b的架构是根据图4b的架构来说明的。

(5)接着，如图5a、5b所示，沈积或者生成绝缘区8(例如所述高介电材料或一第四氧化层)以填充凹槽30并回蚀刻，使得绝缘区8的表面低于硅表面7。因此，间隔层4下方的通道区3的侧壁将延着晶体管结构nqt的宽度方向完全暴露出来。

(6)接着，如图6a、6b所示，利用一选择性外延增长方法(selective-epitaxy-growth,seg)将通道区3暴露的侧壁上的硅作为一硅增长晶种(silicon-growthseeding)以增长出一单晶(single-crystalline)硅层(也就是硅台32)，其中所述单晶硅层是横向地位于凹槽30的表面上(另外，其他技术如所述原子层沉积法也可以生成相似的横向单晶硅层)。为了增加所述单晶硅层的质量与稳定性，可以利用激光退火技术(laser-annealing，或是使用快速热退火技术(rapidthermalannealing)等)来处理所述单晶硅层。如何设计所述单晶硅层所需的形状取决于晶体管结构nqt所期望的阻值与电压/电场分布影响为何，其中晶体管结构nqt的阻值与电压/电场分布影响可以有效地控制开启/关闭电流的调整以使晶体管结构nqt具有期望的特性。

(7)如图7a、7b所示，可以通过利用硅台32持续地增长单晶硅而生成硅柱33，其中因为硅柱33的宽度是被硅台32的开口良好地控制住的，所以硅柱33只会沿着栅极1侧壁上的间隔层4垂直地增长。硅柱33的高度可以被良好地控制住，且可以设计多种机制以形成硅柱33(例如使用不同的掺杂浓度分布，或是混合其他的非硅材料如锗或碳等)。在本发明另一实施例中，可以利用沈积法(例如所述原子层沉积法)以生成硅台32和硅柱33。

(8)硅柱33之上可形成具有重度n+离子掺杂浓度的一重掺杂区34。因此，重掺杂区34具有低阻值，且可用当作于源极5和漏极6未来互连的接触区域，其中重掺杂区34的范围和阻值可通过重掺杂区34的生成高度和掺杂浓度(或通过不同的导电材料如金属、硅化物或其他经由所述原子层沉积法沈积的材料等)来进行调整。如图8a、8b所示，只要源极5和漏极6(包含硅台32、硅柱33和重掺杂区34)不会高于由多晶硅层20、一覆盖结构(包含第二氧化层21和第二氮化层22)和任何位于所述覆盖结构上方的氮化层或氧化层所构成的堆叠结构的高度，则源极5和漏极6将可以互相阻隔不连接，且具有一定的高度以减少阻值。另外，如图8a所示，图8a的中央部份为晶体管结构nqt，在晶体管结构nqt的右侧可以是一假栅极70，以及晶体管结构nqt的左侧可以是另一晶体管结构nqt2。

源极5和漏极6的掺杂浓度分布是可控制的。例如，源极5和漏极6的掺杂浓度分布由下往上可以包含：(1)一轻掺杂区、一正常掺杂区、一次重掺杂区和一重掺杂区；(2)一正常掺杂区、一轻掺杂区、一次重掺杂区和一重掺杂区；或(3)一未掺杂区、一正常掺杂区、一次重掺杂区和一重掺杂区。其中所述重掺杂区的浓度高于所述次重掺杂区，所述次重掺杂区的浓度高于所述正常掺杂区，所述正常掺杂区的浓度高于所述轻掺杂区，以及所述轻掺杂区的浓度高于所述未掺杂区。

(9)此外，必要的话，用于进行先栅极(gate-first)工艺所需的多晶硅层20也可以替换为其他用于进行后栅极(gate-last)工艺、并具有适当功函数(介于4.0电子伏特至5.2电子伏特之间)的金属材料或是p+掺杂的多晶硅。

如图9所示，最终的漏极区是一垂直分层漏极60(verticaltieringdrain,vtd)，且最终的源极区是一垂直分层源极50(verticaltieringsource,vts)，其中在所述覆盖结构(包含第二氧化层21和第二氮化层22)、垂直分层漏极60和垂直分层源极50的上方又覆盖了一绝缘层80。另外，图10是根据图9所示出的实施例绘制而成的晶体管结构nqt、垂直分层漏极60和垂直分层源极50的三维视图(其中图10并未绘示出绝缘层80)。与现有技术在所述硅基底中设计一轻掺杂漏极(lightlydopeddrain,ldd)接面的设计对比，本发明的垂直分层漏极60与垂直分层源极50将更具有设计上的灵活性和控制性。另外，垂直分层漏极60与垂直分层源极50与通道区3的侧壁接触，且垂直分层漏极60与垂直分层源极50的其他区域都被绝缘区8(例如氮化物、氧化物或复合绝缘材料等)给隔离了。因此，与现有技术的晶体管设计中多种不理想的接面与栅极的设计对比，本发明的晶体管结构nqt将具有更少的漏电流。另外，晶体管结构nqt与工艺方法上的改良也使得垂直分层源极50和垂直分层漏极60的设计更具控制性，且减少了现有技术中硅基底内的p-n接面所导致的不理想的结构特性而产生的寄生因素如非线性行为(non-linearity)、接面扰动(junctiondisturbances)与多种种类的噪声等等。

上述说明清楚地描述了位于电介质2与间隔层4下方的通道区3、位于硅表面7上方与下方的垂直分层源极50和垂直分层漏极60、以及作为垂直分层源极50和垂直分层漏极60的接触区域的重掺杂区34之间的自我对准性质。因此，本发明垂直且自我对准的三端结构使得晶体管结构nqt具有更精准的控制性，兼容于更小的形状因素且占据更小的平面空间，以使晶体管结构nqt具有更高的包装密度。另外，在良好的设计结果下，晶体管结构nqt的关闭电流可以小于1飞安培(femto-ampere)。

请重新参照图1，如图1所示，形成源极5与通道区3的接面和漏极6与通道区3的接面的过程之间完全避免了如现有技术中用以形成所述轻掺杂漏极区或n+掺杂区所需使用的离子注入法，所以可以减少所述离子注入法在源极5与通道区3的接面和漏极6与通道区3的接面内部所引起的损害。另外，在围绕栅极1的间隔层4下方并没有经刻意的工艺而形成的具有n型掺质的轻掺杂漏极区，而是如上述工艺方法的步骤(2)中所描述的p型基底中的多数p型通道掺质。因此，p型的通道区3与n型的源极5和漏极6之间的p-n接面并不直接位于栅极1的边缘的下方。此外，源极5和漏极6的深度是经由所述蚀刻技术和所述选择性外延增长方法与所述原子层沉积法的再生成所定义的，且局限于用于阻挡掺质进行垂直扩散的氧化层所定义的区域内，而不是局限于现有技术中经由垂直离子注入而形成的接面所导致的尾部扩散(tailingdiffusion)的区域内。因为源极5和漏极6是经由所述选择性外延增长方法或所述原子层沉积法而再生成的，所以源极5和漏极6是独立于所述硅基底且不是由所述硅基底所衍生出来的。此外，在通道区3与源极5和通道区3与漏极6之间并未形成一离子注入区。而在本发明的另一实施例中，通道区3会直接连接至源极5和漏极6。

如图1所示，因为凹槽30的宽度是可由所述光刻法或所述蚀刻法控制，且位于凹槽30底部的绝缘区8的厚度也可由所述蚀刻法控制，所以源极5的下方部分5a(或漏极6的下方部分6a)的厚度与宽度也是可以精确控制的(因为源极5的下方部分5a(或漏极6的下方部分6a)局限于凹槽30与绝缘区8)。因此，通道区3会直接连接至源极5和漏极6。此外，本发明不但未利用所述离子注入法和所述热退火技术，也未利用一掺杂扩散法(dopantdiffusionmethod)来形成晶体管结构nqt，因此与现有技术中不论是所述离子注入法、所述热退火技术或所述掺杂扩散法所形成的p-n接面的深度与位置的较大变动范围相比，本发明的晶体管结构中p-n接面的位置与源极5的下方部分5a(或漏极6的下方部分6a)的厚度是可以控制的。另外，晶体管结构nqt中的p-n接面对齐通道区3与源极5/漏极6之间的接面。

综上所述，本发明公开了所述晶体管结构，所述晶体管结构包含所述栅极与位于所述栅极上方的所述覆盖结构，其中所述栅极从所述硅表面上方的所述电介质向上延伸。所述晶体管结构包含围绕着所述栅极与所述覆盖结构的侧壁的间隔层。所述漏极由所述硅表面向下延伸至位于所述凹槽中的所述绝缘区，且所述漏极也从所述硅表面向上延伸。相同地，所述源极也由所述硅表面向下延伸至位于所述凹槽中的所述绝缘区，且所述源极也从所述硅表面向上延伸。所述漏极和所述源极的上表面并不高于所述覆盖结构的上表面，使得所述漏极和所述源极可以和所述栅极互相阻隔且不连接。所述漏极或所述源极局限于所述绝缘区和所述栅极的侧壁上的所述间隔层，以及所述漏极或所述源极暴露于所述通道区的区域可以显着地减少。另外，所述通道区不只位于所述栅极下方，还位于所述间隔层下方。所述栅极、所述漏极和所述源极的向上延伸方向垂直于所述硅表面。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。