一种三维铁电场效应晶体管存储单元、存储器及制备方法与流程

本发明涉及存储器领域，尤其是涉及一种三维铁电场效应晶体管存储单元、存储器及制备方法。

背景技术：

闪存是目前主流的非易失性存储器。近年来，为了满足大量数据存储的发展需求，闪存的制造技术已从平面二维集成转为三维集成。然而，闪存存在工作电压高(通常大于10v，甚至15v)和存取速度慢(～1ms)等缺点，使得其难以满足未来信息技术的发展。因而，高速、低功耗、高可靠的新型高密度非易失性存储器备受关注和研究。

铁电场效应晶体管(fefet)是以铁电薄膜材料替代场效应晶体管(mosfet)中的栅介质层，通过改变铁电薄膜材料的极化方向来控制沟道电流的导通和截止，从而实现信息的存储。fefet存储器具有非易失性、低功耗、读写速度快等优点，且单元结构简单，理论存储密度大。特别地，fefet可以实现三维集成，被认为是最有潜力的高密度新型存储器之一。

目前，经过研究现有三维fefet存储器的不足之处是：存储器的均一性和电学性能差；第二，在制备的过程中，铁电薄膜层与沟道层之间的界面缺陷较多，导致器件的疲劳性能较差，器件之间的阈值电压和亚阈值摆幅差异较大，导致存储器的可靠性差。

技术实现要素：

(一)发明目的

本发明的目的是提供一种三维铁电场效应晶体管存储单元、存储器及制备方法。该存储单元中，通过设置第一介质层和第二介质层，使得铁电薄膜层不与栅电极和沟道层直接接触，避免铁电薄膜中的元素扩散及其与栅电极和沟道层的界面反应，还促进铁电薄膜层中铁电相的生成，进一步保证了铁电薄膜层和存储单元的质量和性能，减小存储单元之间的差异性，提高存储器的可靠性，另外，增加第一介质层、第二介质层可以降低漏电流，进一步提高了存储器的可靠性。

(二)技术方案

为解决上述问题，本发明的第一方面提供一种三维铁电场效应晶体管存储单元，包括：栅电极层；所述栅电极层的厚度方向上设置有贯穿的第一通孔；从所述第一通孔的内壁向靠近轴线的方向上，依次覆盖有第一介质层、铁电薄膜层、第二介质层和沟道层；所述第一介质层和第二介质层均为绝缘材质，用于避免所述铁电薄膜层与所述栅电极层和沟道层接触，还使所述第一介质层和第二介质层均作为所述铁电薄膜层生长的种子层或应力调控层，促进所述铁电薄膜层中铁电相的生成，保证铁电薄膜层具备优异的铁电性能，以使所述三维铁电场效应晶体管存储单元实现存储功能。

在上述存储单元中，通过加在所述栅电极层上的电压方向改变铁电薄膜层的极化方向，从而实现所述沟道层的导通和截止，进而使得所述三维铁电场效应晶体管存储单元实现存储功能。

本发明提供的存储单元，通过第一介质层和第二介质层，隔离铁电薄膜层，避免铁电薄膜层与栅电极和沟道层直接接触，从而避免铁电薄膜中的元素扩散及其与栅电极和沟道层的界面反应，进一步保证了铁电薄膜层和存储单元的质量和性能，减小存储单元之间的差异性，提高存储器的可靠性，另外，增加第一介质层和第二介质层可以降低漏电流，进一步提高了存储器的可靠性。

优选的，存储单元还包括：填充层，设置在所述沟道层的内壁上，用于填满所述第一通孔。

在本发明提供的存储单元中，在沟道层内设置了填充层，通过填充层填满第一通孔，相比于现有技术，减少了器件中多晶沟道层的体积，可以减少沟道层中的缺陷，有助于提升器件的疲劳性能和改善器件之间的差异性。

进一步优选的，沟道层的厚度不大于所述沟道层的耗尽层的厚度。

优选的，第一介质层为氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、氧化铝(al2o3)、氧化铪(hfo2)、氧化锆(zro2)、氧化钛(tio2)、氧化镧(la2o3)、氮氧硅铪(hfsion)、氧化锗(geo2)中的一种或多种；所述第二介质层为氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、氧化铝(al2o3)、氧化铪(hfo2)、氧化锆(zro2)、氧化钛(tio2)、氧化镧(la2o3)、氮氧硅铪(hfsion)、氧化锗(geo2)等中的一种或多种。

优选的，铁电薄膜层为氧化铪(hfo2)、掺杂的hfo2、氧化锆(zro2)或掺杂的zro2中的一种；其中，掺杂的hfo2中掺杂的元素包括硅(si)、铝(al)、锆(zr)、镧(la)、铈(ce)、锶(sr)、镥(lu)、钆(gd)、钪(sc)、钕(nd)、锗(ge)、氮(n)等中的一种或多种。

本发明的又一个方面，提供了一种三维铁电场效应晶体管存储器，包括：基底、公共源极、多个选择晶体管和垂直于所述基底的多组存储单元串；其中所述存储单元串由多个第一方面的三维铁电场效应晶体管存储单元串联组成；所述公共源极设置在所述基底上；每个所述选择晶体管，一端设置在所述公共源极上，另一端的表面上设置有所述存储单元串。

本发明的另一方面，提供了一种三维铁电场效应晶体管存储器的制备方法，包括：s1，在基底上面形成公共源极；s2，在所述公共源极上形成多个选择晶体管；s3，在所述选择晶体管表面上依此交叠沉积隔离层和预设层数的栅电极层，以形成堆叠层；s4,在所述多个选择晶体管上方形成预设尺寸的第一通孔，且所述第一通孔贯穿于所述堆叠层；s5，在所述第一通孔的内壁向靠近轴线的方向上，依次沉积形成第一介质层、铁电薄膜层和第二介质层；s6，采用刻蚀法依次去除沉积在所述第一通孔的底部的第二介质层、铁电薄膜层和第一介质层，以使所述第一通孔贯穿直至所述选择晶体管的顶部；s7，在所述第二介质层的内壁上沉积预设厚度的沟道层；s8，在所述沟道层的内壁上沉积填充层以充满第一通孔。

(三)有益效果

本发明的上述技术方案具有如下有益的技术效果：

本发明提供的存储单元中，通过设置第一介质层和第二介质层，使得铁电薄膜层不与栅电极和沟道层直接接触，避免铁电薄膜中的元素扩散及其与栅电极和沟道层的界面反应，进一步保证了铁电薄膜层和存储单元的质量和性能，减小存储单元之间的差异性，提高存储器的可靠性，另外，增加第一、第二介质层可以降低漏电流，进一步提高了存储器的可靠性。

附图说明

图1是本发明一实施方式提供的存储单元的结构示意图；

图2是本发明一实施方式提供的存储器的结构示意图；

图3是本发明一实施方式提供的存储器的制备方法流程示意图；

图4a是本发明一实施方式提供的在基底上制备公共源极的示意图；

图4b是本发明一实施方式提供的在公共源极上制备选择晶体管的示意图；

图4c是本发明一实施方式提供的在选择晶体管上形成多个存储单元的栅电极的示意图；

图4d是本发明一实施方式提供的在存储单元的栅电极上形成第一通孔的示意图；

图4e是本发明一实施方式提供的形成第一介质层、铁电薄膜层和第二介质层的示意图；

图4f是本发明一实施方式提供的形成存储单元串的示意图。

附图标记：

1：基底；2：公共源极；3：隔离层；4：栅电极层；5：存储单元串；6：选择晶体管；7：选择栅介质层；8：选择沟道层；9：第一介质层；10：铁电薄膜层；11：第二介质层；12：沟道层；13：填充层；14：第一通孔。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本发明进一步详细说明。应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。

在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

再详细说明本发明之前，本发明的发明人在研究过程中发现，现有的存储器的制备过程中栅电极和铁电薄膜层容易生成界面层，且较难控制界面层的质量，从而影响铁电薄膜层及存储器的均一性和电学性能差。

图1是本发明一实施方式提供的存储单元的结构示意图。

如图1所示，该存储单元包括：栅电极层4；栅电极层4的厚度方向上设置有贯穿的第一通孔14。

从所述第一通孔14的内壁向靠近轴线的方向上，依次覆盖有第一介质层9、铁电薄膜层10、第二介质层11和沟道层12。

第一介质层9和第二介质层11均为绝缘材质，用于避免所述铁电薄膜层10与所述栅电极层4和沟道层12接触，还使所述第一介质层9和第二介质层11均作为所述铁电薄膜层10生长的种子层或应力调控层，促进所述铁电薄膜层10中铁电相的生成，以使所述铁电薄膜层10具备优异的铁电性能，保证存储单元的存储功能。

铁电薄膜层10，作为存储介质。

上述存储单元的原理是，通过加在栅电极层4上的电压方向改变铁电薄膜层10的极化方向，从而实现沟道层12的导通和截止来实现存储功能。

在一个实施例中，存储单元，还设置有填充层13，设置在所述沟道层12的内壁上，用于填满所述第一通孔14。

本实施例中，在沟道层12中增加了填充层13，相当于减少了器件中沟道层12的体积，这可以减少沟道层12中的缺陷，有助于提升器件的疲劳性能和改善器件之间的差异性。

优选的，所述沟道层12的厚度不大于所述沟道层12的耗尽层的厚度。

需要说明的是，耗尽层是指半导体材料中载流子数量非常少的一个高电阻区域。在本实施例中，沟道层中的载流子在铁电薄膜层极化的排斥作用下会耗尽，使得整个沟道层就变成了高电阻区域，即耗尽层。耗尽层的宽度与材料本身性质、温度以及偏置电压的大小有关。

优选的，第一介质层9为氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、氧化铝(al2o3)、氧化铪(hfo2)、氧化锆(zro2)、氧化钛(tio2)、氧化镧(la2o3)、氮氧硅铪(hfsion)、氧化锗(geo2)中的一种或多种。

第二介质层11为氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、氧化铝(al2o3)、氧化铪(hfo2)、氧化锆(zro2)、氧化钛(tio2)、氧化镧(la2o3)、氮氧硅铪(hfsion)、氧化锗(geo2)等中的一种或多种。

优选的，铁电薄膜层10为氧化铪(hfo2)、掺杂的hfo2、氧化锆(zro2)或掺杂的zro2中的一种；其中，掺杂的hfo2中掺杂的元素包括硅(si)、铝(al)、锆(zr)、镧(la)、铈(ce)、锶(sr)、镥(lu)、钆(gd)、钪(sc)、钕(nd)、锗(ge)、氮(n)等中的一种或多种。

优选的，所述沟道层12为多晶硅(si)、多晶锗(ge)、多晶硅锗(sige)，或掺杂的多晶硅(si)、掺杂的多晶锗(ge)、掺杂的多晶硅锗(sige)，掺杂元素为硼(b)、磷(p)和砷(as)中的一种或多种。

填充层13包括但不限于sio2、sion和si3n4。

本发明实施例提供的存储单元中，铁电薄膜层10与控制栅电极层4之间设置第一介质层9可以避免铁电薄膜层10与控制栅电极层4的直接接触、元素扩散和化学反应；另一方面在铁电薄膜层10与多晶沟道层12之间设置第二介质层11，可以避免铁电薄膜层10与多晶沟道层12的直接接触、元素扩散和化学反应；从而保障铁电薄膜层及其存储器的质量和性能；并且，设置的第一介质层9和第二介质层11可以作为铁电薄膜层生长的种子层或应力调控层，从而提升铁电薄膜层10的性能，而且还可以有效地降低漏电流，提升存储器的保持性能。

图2是根据本发明一实施方式的三维铁电场效应晶体管存储器结构示意图，

如图2所示，该存储器包括：基底1、公共源极2、多个选择晶体管6和垂直于所述基底1的多组存储单元串5。

其中所述存储单元串5由多个上述三维铁电场效应晶体管存储单元串联组成，相邻的三维铁电场效应晶体管存储单元的栅电极层4之间均设置有隔离层3。

公共源极2设置在基底1上；每个选择晶体管6，一端设置在所述公共源极2上，另一端的表面上设置有存储单元串5。

可以理解的是，存储单元串5上的存储单元的第一通孔均同轴设置，且前一个存储单元的第一介质层9、铁电薄膜层10、第二介质层11、沟道层12和填充层13一一对应的与后一个存储单元的第一介质层9、铁电薄膜层10、第二介质层11、沟道层12和填充层13连接。

在一个实施例中，选择晶体管6包括栅电极层4。

选择晶体管6的栅电极层4的厚度方向上设置有与第一通孔14连通的第二通孔。

从所述第二通孔的内壁向靠近轴线的方向上，依次覆盖有选择栅介质层7和选择沟道层8。

所述选择沟道层8的顶端与所述第一通孔14中的所述沟道层12的底端紧密相连。

优选的，第一通孔和第二通孔同轴设置。

第一通孔的直径与第二通孔的直径可以相同或者不同。

优选的，第二通孔的直径大于第一通孔的直径。

优选的，选择晶体管6的栅电极层4与所述公共源极2之间还设置有隔离层3。

相邻的三维铁电场效应存储单元的栅电极层4之间均设置有隔离层3。

在一个实施例中，所述隔离层3为sio2或由介电常数比sio2的介电常数小的绝缘材料形成。

在一个实施例中，栅电极层4为重掺杂的多晶硅，氮化物金属电极和钨w中的任一种。

公共源极2为在基底1上形成的导电层，包括但不限于与基底1形成pn结，例如，若基底1为p型半导体，则公共源极2为重掺杂n型半导体。

选择栅介质层7为氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、氧化铝(al2o3)、氧化铪(hfo2)、氧化锆(zro2)、氧化钛(tio2)、氧化镧(la2o3)、氮氧硅铪(hfsion)、氧化锗(geo2)等中的一种或多种。

图3是本发明一实施方式提供的存储器的制备方法流程示意图。

如图3所示，该存储器的制备方法包括：s1-s8。

s1，在基底1上面形成公共源极2。

如图4a所示，可以采用离子注入工艺向基底1的表面注入离子，以使公共源极2和基底1形成pn结，所注入离子根据基底1确定。

s2，在所述公共源极2上形成多个选择晶体管6。

在一个实施例中，步骤s2包括：s21-s28。

如图4b所示，在s21中，先在公共源极2的表面上沉积一层隔离层3。

优选的，所述步骤s21中沉积的隔离层为sio2或介电常数比sio2更小的绝缘材料，沉积方法为化学气相沉积法(cvd)、溅射法(sputtering)、原子层沉积法(ald)中的任一种。

s22：形成贯穿于所述选择晶体管6的隔离层3的第二通孔。

优选的，采用光刻和干法刻蚀工艺形成所述第二通孔。

s23：在所述第二通孔的内壁上沉积选择栅介质层7，并去除位于所述第二通孔底部的选择栅介质材料7，使所述第二通孔直达所述公共源极2的上表面。

优选的，所述沉积的选择栅介质层7为氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、氧化铝(al2o3)、hfo2、zro2、氧化钛(tio2)、氧化镧(la2o3)、氮氧硅铪(hfsion)、氧化锗(geo2)等中的一种或多种，沉积方法为化学气相沉积法(cvd)或原子层沉积法(ald)。

s24：在所述第二通孔内沉积选择沟道层8，以充满所述第二通孔。

优选的，所述步骤s24中填充的选择沟道层8为多晶硅(si)、多晶锗(ge)、多晶硅锗(sige)，或掺杂的多晶硅(si)、掺杂的多晶锗(ge)、掺杂的多晶硅锗(sige)，掺杂元素为硼(b)、磷(p)和砷(as)中的一种或多种；沉积方法为化学气相沉积法(cvd)或原子层沉积法(ald)。

s25：在所述选择晶体管的隔离层3表面上沉积栅电极层4。

优选的，所述步骤s25中沉积的栅电极层4为重掺杂的多晶硅、氮化物金属电极和钨(w)中的任一种，沉积方法为化学气相沉积法(cvd)、溅射法(sputtering)、原子层沉积法(ald)和金属有机物气相沉积法(mocvd)中的任一种；

s26：将所述栅电极层4中位于所述隔离层3的第二通孔的上表面去除，以延长所述第二通孔。优选的，采用光刻和干法刻蚀工艺去除在第二通孔表面上的栅电极层4。

s27：在延长的所述第二通孔的内壁上所述沉积选择栅介质层7，并去除位于所述第二通孔内底部的选择栅介质材料7。

所述沉积的选择栅介质层7为氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、氧化铝(al2o3)、hfo2、zro2、氧化钛(tio2)、氧化镧(la2o3)、氮氧硅铪(hfsion)、氧化锗(geo2)等中的一种或多种，沉积方法为化学气相沉积法(cvd)或原子层沉积法(ald)。

s28：在延长的所述第二通孔内沉积选择沟道层8，以充满所述第二通孔。

优选的，所述步骤s28中填充的选择沟道层8为多晶硅(si)、多晶锗(ge)、多晶硅锗(sige)，或掺杂的多晶硅(si)、掺杂的多晶锗(ge)、掺杂的多晶硅锗(sige)，掺杂元素为硼(b)、磷(p)和砷(as)中的一种或多种；沉积方法为化学气相沉积法(cvd)或原子层沉积法(ald)。

s3，在所述选择晶体管6表面上依此交叠沉积隔离层3和预设层数的栅电极层4，以形成堆叠层。

如图4c所示，在图4c所示的实施例中，堆叠了6层栅电极层4，即要制备的存储器的每个存储单元串5中包括6个存储单元。本发明以6个存储单元为例，但不以此为限。

s4,在所述多个选择晶体管6上方形成预设尺寸的第一通孔14，且所述第一通孔14贯穿于所述堆叠层。

如图4d所示，该第一通孔14位于选择晶体管的第二通孔的正上方。

s5，在所述第一通孔14的内壁向靠近轴线的方向上，依次沉积形成第一介质层9、铁电薄膜层10和第二介质层11。

参见图4e，所述步骤s5沉积的铁电薄膜层10为氧化铪(hfo2)、掺杂的hfo2、氧化锆(zro2)或掺杂的zro2中的一种；其中，掺杂的hfo2中掺杂的元素包括硅(si)、铝(al)、锆(zr)、镧(la)、铈(ce)、锶(sr)、镥(lu)、钆(gd)、钪(sc)、钕(nd)、锗(ge)、氮(n)等中的一种或多种；沉积方法为化学气相沉积法(cvd)或原子层沉积(ald)。

所述步骤s5沉积的第一介质层9为氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、氧化铝(al2o3)、氧化铪(hfo2)、氧化锆(zro2)、氧化钛(tio2)、氧化镧(la2o3)、氮氧硅铪(hfsion)、氧化锗(geo2)等中的一种或多种，沉积方法为化学气相沉积法(cvd)或原子层沉积法(ald)。

所述步骤s5沉积的第二介质层11为氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、氧化铝(al2o3)、氧化铪(hfo2)、氧化锆(zro2)、氧化钛(tio2)、氧化镧(la2o3)、氮氧硅铪(hfsion)、氧化锗(geo2)等中的一种或多种，沉积方法为化学气相沉积法(cvd)或原子层沉积法(ald)。

s6，采用刻蚀法依次去除沉积在所述第一通孔14的底部的第二介质层11、铁电薄膜层10和第一介质层9，以使所述第一通孔14贯穿直至所述选择晶体管6的顶部。

s7，在所述第二介质层11的内壁上沉积预设厚度的沟道层12。

参见图4f，步骤s7沉积的沟道层12为多晶硅(si)、多晶锗(ge)、多晶硅锗(sige)，或掺杂的多晶硅(si)、掺杂的多晶锗(ge)、掺杂的多晶硅锗(sige)，掺杂元素为硼(b)、磷(p)和砷(as)中的一种或多种，沉积方法为化学气相沉积法(cvd)或原子层沉积法(ald)；

s8，在所述沟道层12的内壁上沉积填充层13以充满第一通孔14。

所述步骤s8沉积的填充层13包括但不限于氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)，沉积方法为化学气相沉积法(cvd)或原子层沉积法(ald)。

本发明实施例提供的三维铁电场效应晶体管存储器的制备方法，简单易用，并且制备得到的存储器性能优异、可靠性强。

应当理解的是，本发明的上述具体实施方式仅仅用于示例性说明或解释本发明的原理，而不构成对本发明的限制。因此，在不偏离本发明的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。此外，本发明所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。