半导体结构及其形成方法与流程

本发明的实施例涉及一种半导体结构及其形成方法。

背景技术：

常规地，以堆叠的方式来制造集成电路，其具有处于最低水平的晶体管和晶体管的顶部上的互连(过孔和导线)，以提供至晶体管的连接性。电源轨(例如，用于电压源和接地平面的金属线)也位于晶体管之上，并且可以是互连的一部分。随着集成电路的不断缩小，电源轨也随之缩小。这不可避免地导致跨电源轨的压降增加，以及集成电路的功耗增加。

技术实现要素：

根据本发明的一方面，提供了一种半导体结构，包括：第一衬底，具有正面和背面；第二衬底，具有正面和背面，其中，第二衬底的背面连接至第一衬底的背面；器件层，位于第二衬底的正面上方；第一导体，穿过第二衬底中的半导体层；以及导电连接，将第一导体连接至器件层中的导电部件。

根据本发明的另一方面，提供了一种半导体结构，包括：第一衬底，具有正面和背面；第二衬底，具有正面和背面，其中，第二衬底的背面接合至第一衬底的背面；金属部件，从第一衬底的背面延伸至第二衬底的正面；器件层，位于第二衬底的正面上方和金属部件上方；以及多层互连，位于器件层上方。

根据本发明的另一方面，提供了一种形成半导体结构的方法，包括：接收具有正面和背面的第一衬底，第一衬底的正面具有半导体材料，第一衬底的背面具有钝化层；接收具有正面和背面的第二衬底，第二衬底的背面具有绝缘体；将第一衬底的背面连接至第二衬底的背面；蚀刻穿过第二衬底和穿过钝化层的沟槽；以及形成沟槽中的导体。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据本发明的实施例的半导体器件的俯视图；

图2、图3、图4、和图5示出了根据本发明的各种实施例的半导体器件的截面图；

图6、图7、和图8示出了根据本发明的各种实施例的半导体器件的截面图；

图9示出了根据本发明的实施例的用于制造半导体器件的方法的流程图；

图10a、10b、和10c示出了根据图9所示方法的实施例的在制造期间的半导体器件的截面图；

图11示出了根据本发明的实施例的用于制造半导体器件的方法的流程图；

图12a、图12b、图12c、图12d、图12e、和图12f示出了根据图11所示方法的实施例的在制造期间的半导体器件的截面图；

图13示出了根据本发明的实施例的用于制造半导体器件的方法的流程图；

图14a、图14b、图14c、和图14d示出了根据图13所示方法的实施例的在制造期间的半导体器件的截面图；

图15示出了根据本发明的实施例的用于制造半导体器件的方法的流程图；

图16a、图16b、图16c、图16d、图16e、图16f、和图16g示出了根据图15所示方法的实施例的在制造期间的半导体器件的截面图；

图17示出了根据本发明的实施例的用于制造半导体器件的方法的流程图；

图18a、图18b、图18c、图18d、图18e、图18f、和图18g示出了根据图17所示方法的实施例的在制造期间的半导体器件的截面图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或结构之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。更进一步，当用“大约”、“近似”等描述数字或者数字范围时，该术语旨在涵盖在所描述的数字的+/-10％内的数字，除非另有说明。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。

本发明的各种实施例大体上涉及半导体器件的集成，并且更具体地涉及具有穿过衬底的导体的半导体器件。这些导体位于半导体器件的晶体管下面或者与半导体器件的晶体管处于同一水平。因此，在本发明中的一些情况下，也将其称为“嵌入导体”。这些导体补充了现有的多层互连，并为半导体器件提供了额外的布线资源。例如，其可以用作用于半导体器件的电源轨或者其他类型的互连(例如信号线)。特别是，其采用大尺寸来制造，以减少压降和功耗。在以下描述中，提供具体的实施例作为示例以教导更广泛的发明构思，并且本领域的普通技术人员可以容易地将本发明的教导应用于其他半导体器件及其制造方法。

图1示出了根据本发明的各个方面的半导体器件100的一部分的俯视图。半导体器件100包括与有源区310相邻的嵌入导体230，各种晶体管的源极、漏极、和沟道形成在其中或者其上。在本实施例中，嵌入导体230和有源区310定向为长度方向沿着相同的x方向。沿着垂直于x方向的y方向，嵌入导体230宽于有源区310。半导体器件100还包括与有源区310重叠的栅极线316，并且为晶体管提供栅极电极(或者端子)。栅极线316定向为长度方向沿着y方向。在本实施例中，有源区310是鳍状有源区，即，具有鳍状形状，并且晶体管是finfet。在可替代的实施例中，有源区310可以是平板状有源区、纳米片有源区、或者纳米线有源区。半导体器件100还包括局部互连330和340，其将嵌入导体230连接至晶体管的一些导电部件(例如源极、漏极、和/或栅极电极)。局部互连330的长度方向定向为沿着y方向。局部互连340定向为长度方向沿着垂直于x方向和y方向(即图1的页面的进出方向)的z方向(见图2)。半导体器件100还包括多层互连304，该多层互连304提供用于路由信号和/或半导体器件100的电源轨(电压源和接地)的导线和过孔(或者过孔插塞)。在图2中进一步示出了上面的各种组件以及半导体器件100的其他组件的空间关系。

参考图2，其示出了在y-z平面中的半导体器件100的一部分的截面图，该半导体器件100包括连接在一起的第一衬底110和第二衬底200。衬底110具有正面(半导体材料层116处于的位置)和背面(再分布层120和绝缘体130处于的位置)。衬底200具有正面(半导体材料层220处于的位置)和背面(绝缘体210处于的位置)。在本实施例中，衬底110的背面例如通过接合结构(例如直接接合或者混合接合)、使用粘合剂、或者使用其他连接结构而连接至衬底200的背面。

半导体器件100包括嵌入导体230，其中一个如图2所示。在本实施例中，嵌入导体230从衬底110的背面开始、完全穿过衬底200、并且在衬底200的正面之上延伸。在另一个实施例中，嵌入导体230穿过衬底200，但是不出现在衬底200之上(即，其顶面与衬底200的正面处于同一水平面)。在又一个实施例中，嵌入导体230不穿过衬底200，即，其顶面位于衬底200的顶面下方。对于进一步的本实施例，局部互连340延伸至衬底200中，以接触嵌入导体230。用于嵌入导体230的(一些)导电材料可以根据嵌入导体230的形成与任何高温制造阶段之间的制造顺序而变化。例如，诸如阱的形成和源极/漏极的形成的制造阶段可能涉及几百摄氏度或者超过一千摄氏度的高温退火。在实施这种高温工艺之前形成嵌入导体230的一些实施例中，用于嵌入导体230的材料选择成能够承受这种高温。因此，具有高熔点和低电阻率的材料适合于嵌入导体230。这些合适的材料可以包括钨、钌、铑、铱、钼、铬、或其组合。在实施这种高温工艺之后形成嵌入导体230的一些实施例中，或者在制造工艺根本不涉及高温的一些实施例中，除了上面列出的材料之外，还可以使用其他导电材料。例如铜、金、银、钯、锇、铂、钨、钌、铑、铱、钼、铬、其他材料、或其组合可以用作这些实施例中的用于嵌入导体230的(一些)材料。嵌入导体230可以包括其他合适的(一些)导电材料。

在本实施例中，半导体器件100包括位于嵌入导体230与衬底110和200之间的衬垫232。在一些实施例中，衬垫232也可以介于嵌入导体230与衬底200的正面上方的介电材料320之间。在一些实施例中，衬垫232是可选的。衬垫232及其材料的内含物取决于嵌入导体230的材料。例如，当嵌入导体230的材料相对活跃(例如铜)时，则具有氧化物或者氮化物的衬垫232纳入阻挡层，以防止嵌入导体230中的金属材料扩散至周围的硅或者介电材料中。另一方面，当嵌入导体230的材料相对不活跃时，则可以省略衬底232。当衬垫232介于嵌入导体230和导体124之间时(如本实施例所示)，则衬垫232使用导电材料，例如导电氮化钛。否则，衬垫232则可以是导电的或者不导电的。

半导体层116和220的每一者可以包括硅或者其他合适的(一些)半导体材料，例如锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、硅锗、砷化镓磷化物、磷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、或者磷化砷化铟镓。半导体层116和220可以包括相同或者不同的材料。

虽然未示出，但是半导体层116可以包括有源器件，例如包括金属氧化物硅场效应晶体管(mosfet)的晶体管、finfet、全环栅(gaa)器件、纳米线器件、纳米片器件、高频晶体管、高压晶体管、高功率晶体管、低功率晶体管、或者其他类型的有源器件。半导体层116也可以包括无源器件，例如电感器、电容器、和电阻器，并且还可以包括隔离结构、金属线、和其他结构。

再分布层120包括导体124，其嵌入在一个或者多个介电层122中。同样地，用于导体124的(一些)材料可以根据导体124的形成与任何高温制造阶段之间的制造顺序而变化，类似于以上关于嵌入导体230所讨论的内容。在实施这种高温工艺之前形成导体124的一些实施例中，用于导体124的材料选择成能够承受高温，例如钨、钌、铑、铱、钼、铬、或其组合。在实施这种高温工艺之后形成导体124的一些实施例中，或者在制造工艺根本不涉及高温的一些实施例中，除了以上列出的材料之外，还可以使用其他导电材料。例如铜、金、银、铝、钯、锇、铂、钨、钌、铑、铱、钼、铬、其他材料、或其组合可以用作这些实施例中的用于导体124的(一些)材料。介电层122可以包括氧化物材料，例如二氧化硅。嵌入导体230直接地或者通过衬垫232间接地电接触一些导体124。在一个实施例中，再分布层120提供至封装件焊盘(例如将在图5中示出的)的电连接，其中一些是用于器件100的电压源或者接地。对于进一步的本实施例，一些嵌入导体230是用于器件100的电源轨或者接地平面，并且连接至电源或者接地封装件焊盘。由于嵌入导体230和导体124的大尺寸，使得器件100具有在其电源轨和接地平面上的低压降的优点。在各种实施例中，嵌入导体230除了用于电源轨或者接地平面、或者用于替代电源轨或者接地平面，还可以用于路由其他信号。

绝缘体130位于再分布层120上方。绝缘体130可以包括诸如二氧化硅的氧化物，或者诸如氮化硅(si3n4)的氮化物。在衬底200的背面，绝缘体210可以包括诸如二氧化硅的氧化物。

在衬底200的正面上方存在器件层300，该器件层300包括半导体有源区(例如半导体鳍部)，以及制造在半导体有源区中或者半导体有源区上的各种有源器件(例如晶体管)。器件层300还可包括无源器件，例如电容器、电阻器、和电感器。器件层300还包括局部互连、隔离结构、和其他结构。在图2所示的实施例中，器件层300包括从衬底200向上延伸的半导体鳍部310、位于半导体鳍部310上方的外延部件312、以及位于包括有半导体鳍部310的半导体有源区之间的介电隔离部件320。外延部件312可以是晶体管的源极或者漏极电极。半导体鳍部310可以包括硅或者其他合适的半导体材料，例如硅锗。半导体鳍部310的顶面位于嵌入导体230的顶面之上。器件层300还包括局部互连330和340，其提供至晶体管的源极和/或漏极电极的连接性，以及至尽管没有在该图中示出(但是见图1中的栅极电极316)的栅极电极的连接性。特别地，一些局部互连330和340将一些源极、漏极、或者栅极电极连接至嵌入导体230。局部互连340沿着大致垂直于衬底200上表面的z方向延伸，而局部互连330沿着大致平行于衬底200上表面的方向延伸。器件层300还包括接触插塞350，其将晶体管的源极、漏极、和栅极电极连接至多层互连400。接触插塞350可以包括铜、钨、钌、或者其他合适的材料。

多层互连400位于器件层300上方，并且包括嵌入在一种或者多种介电材料420中的导体410(例如导线和过孔)。导体410提供至器件层300中的晶体管的源极、漏极、和栅极电极的连接性。导体410还可以提供用于器件100的电源轨和接地平面。但是通常，导体410的尺寸比嵌入导体230小得多。导体410可以包括铜、铝、或者其他适合的材料，并且可以使用单镶嵌工艺、双重镶嵌工艺、或者其他合适的工艺形成。介电材料420可包括氮化硅、氧氮化硅、具有氧(o)或者碳(c)元素的氮化硅、原硅酸四乙酯(teos)氧化物、未掺杂的硅酸盐玻璃、或者诸如硼磷硅酸盐玻璃(bpsg)、氟硅酸盐玻璃(fsg)、磷硅酸盐玻璃(psg)、掺硼硅玻璃(bsg)的掺杂的硅氧化物、和/或其他合适的介电材料。

图3示出了根据一个实施例的半导体器件100的一部分的截面图。半导体器件100包括衬底110和200、器件层300、和多层互连400。这些结构已经参考图2进行了描述，为了简洁起见，在此省略其详细描述。半导体器件100还包括位于多层互连400上方的金属化层(或者封装件层)500。在一个实施例中，金属化层500包括用于将半导体器件100的输入、输出、电源、接地、以及其他接口信号连接至封装件引脚的焊盘。这些焊盘中的一些通过多层互连400、插塞350、和/或其他连接器电连接至器件层300中的晶体管。这些焊盘中的一些通过多层互连400、插塞350、局部互连333和340、和/或其他连接器电连接至嵌入导体230。金属化层500还可以包括电源轨、接地平面、钝化层、和其他合适的部件。

图4示出了根据另一个实施例的半导体器件100的一部分的截面图。半导体器件100包括衬底110和200、器件层300、和多层互连400。这些结构已经参考图2进行了描述，为了简洁起见，在此省略其详细描述。半导体器件100还包括位于衬底110的正面上方的再分布层112。在本实施例中，再分布层112包括焊盘113，其用于连接至器件100的封装件引脚、一个或者多个介电层114、以及嵌入介电层114中的导体115(图示的一个)。在本实施例中，衬底110还包括贯穿硅过孔(tsv)118，其穿过半导体层116，并且将再分布层122中的一些导体124电连接至再分布层112中的一些导体115。导体124和115的每一者都具有比tsv118更大的占位面积。再分布层112、tsv118、和再分布层120提供从封装件引脚至嵌入导体230的电连接，而嵌入导体230又提供至器件层300中的晶体管的电连接。

图5示出了根据又一个实施例的半导体器件100的一部分的截面图。半导体器件100包括衬底110和200、器件层300、和多层互连400。衬底110、器件层300、和多层互连400已经参考图2进行了描述，为了简洁起见，在此省略其详细描述。本实施例中的衬底200是图2所示实施例中的衬底200的变型。特别地，在本实施例中，衬底200包括从衬底200的正面延伸至衬底200的背面的绝缘体210，并且不包括半导体层220。绝缘体210可以包括一层或者多层诸如二氧化硅的绝缘材料。半导体鳍部310直接制造在绝缘体210的上表面上。有效地，半导体鳍部310自其产生的半导体层和绝缘体210可以共同地是绝缘体上硅(soi)衬底的一部分。相比之下，在图2中，半导体鳍部310自其产生的半导体层和半导体层220可以共同地是体硅衬底的一部分。值得注意的是，图2中的衬底的厚度大于图5中的衬底200的厚度。本实施例与图2所示的实施例之间的另一个不同之处在于嵌入导体230的纵横比，其定义为嵌入导体230的高度与宽度之比。图2的实施例中嵌入导体230的纵横比大于图5的实施例中嵌入导体230的纵横比。

图6、图7、和图8示出了半导体器件100的各种实施例。参考图6，半导体器件100包括衬底110和200、以及器件层300。半导体器件100可以包括其他组件或者层，例如多层互连400、金属化层500、或者再分布层112。嵌入导体230穿过衬底200，并且将衬底110中的导电部件(未示出)连接至器件层300中的导电部件(未示出)。衬底200可以采用如图2中的形式(即，在绝缘体210上方具有半导体层220)或者如图5中的形式(即，具有绝缘体210而没有半导体层220)。嵌入导体230可以上升至衬底200的顶面上方。在另一个实施例中，嵌入导体230的顶面可以与衬底200的顶面齐平。在又一个实施例中，嵌入导体230的顶面可以低于衬底200的顶面。衬底110可以在其背面包括再分布层120，如图2-图5所示。特别地，衬底110包括用于器件100的输入/输出(i/o)器件，而器件层300包括用于器件100的核心器件(包括逻辑器件和存储器器件)。嵌入导体230提供i/o器件和核心器件之间的连接。衬底200提供i/o器件和核心器件之间合理的隔离(例如用于屏蔽噪声)。在需要高驱动电流的一些应用中，嵌入导体230能够以相对较低的ir压降和功耗实现这种高驱动电流。在图6的实施例中，提供了用于集成多个器件的灵活设计。特别地，器件层300可以提供具有高密度的晶体管，而衬底110可以提供用于i/o功能的大尺寸的晶体管。器件层300中和衬底110中的晶体管可以具有不同的特征尺寸，或者通过不同的工艺来制造。这给了设计人员分别优化每种类型的器件(i/o器件或者核心器件)的自由。

参考图7，半导体器件100包括衬底110和200、器件层300、和嵌入导体230。半导体器件100可以包括其他组件或者层，例如多层互连400、金属化层500、或者再分布层112。本图中器件100的实施例与图6中的实施例基本相同。因此，为了简洁起见，省略了本实施例的许多细节。仍然参考图7，衬底110包括掺杂有第一类型的掺杂剂的半导体材料，器件层300包括掺杂有第二类型的掺杂剂的半导体材料，其中第一类型和第二类型的掺杂剂具有相反的导电性(例如一个是n型，另一个是p型)。参考图2，衬底110的掺杂的半导体材料可以包括半导体层116，而器件层300的掺杂的半导体材料可以包括半导体鳍部310。在一个实施例中，衬底110包括n型掺杂的半导体材料(即，掺杂有n型掺杂剂，例如磷或者砷)；而器件层300包括p型掺杂的半导体材料(即，掺杂有p型掺杂剂，例如硼或者铟)。在另一个实施例中，衬底110包括p型掺杂的半导体材料(即，掺杂有p型掺杂剂，例如硼或者铟)；而器件层300包括n型掺杂的半导体材料(即，掺杂有n型掺杂剂，例如磷或者砷)。在一个实施例中，除了其中的掺杂剂的差异之外，衬底110中的半导体材料与器件层300中的半导体材料相同(例如两者都是硅)。在另一个实施例中，衬底110中的半导体材料不同于器件层300中的半导体材料，例如，一个主要是硅，而另一个主要是硅锗。在图7的实施例中提供了用于集成多个器件的灵活设计。特别地，由于在衬底110(或者器件层300)中仅存在一种类型的掺杂剂，因此与在单个衬底中(例如在p型衬底中创建n阱)需要不同类型的掺杂剂的其他设计相比，简化了用于衬底110(或者用于器件层300)的制造工艺。

参考图8，半导体器件100包括衬底110和200、器件层300、和嵌入导体230。半导体器件100可以包括其他组件或者层，例如多层互连400、金属化层500、或者再分布层112。本图中的器件100的实施例与图6中的实施例基本相同。因此，为简洁起见，省略了本实施例的许多细节。仍然参考图8，在本实施例中，衬底110包括存储器器件，而器件层300包括逻辑器件。在另一个实施例中，衬底110包括逻辑器件，而器件层300包括存储器器件。逻辑器件和存储器器件的每一者可以包括finfet或者其他类型的晶体管。在图8的实施例中，提供了用于集成多个器件的灵活设计。特别地，逻辑器件和存储器器件可以具有不同的优化目标。例如，逻辑器件可以针对速度进行优化，而存储器器件通常针对电路密度和/或低功耗进行优化。因此，逻辑器件和存储器器件可以具有不同的特征尺寸。另外，这两种类型的器件放置在一个衬底上有时是不太理想的。利用图8所示的实施例，衬底110和器件层300可以各自独立地进行优化，而嵌入导体230则可以提供逻辑器件和存储器器件之间的所需连接。

图9、图11、图13、图15、和图17示出了在以上所讨论的各种实施例中用于制造半导体器件100的方法900、1100、1300、1500和1700的流程图。方法900、1100、1300、1500和1700仅是示例，并且并不旨在将本发明限制在权利要求中明确记载的范围之外。可以在方法900、1100、1300、1500和1700之前、之中、和之后提供附加的操作，并且对于所述方法的附加实施例，可以对所描述的一些操作进行替换、省略、或者调整位置。以下结合图10a、图10b、和图10c来描述方法900。以下结合图12a、图12b、图12c、图12d、图12e、和图12f来描述方法1100。以下结合图14a、图14b、图14c、和图14d来描述方法1300。以下结合图16a、图16b、图16c、图16d、图16e、图16f、和图16g来描述方法1500。以下结合图18a、图18b、图18c、图18d、图18e、图18f、和图18g来描述方法1700。图10a-图10c、图12a-图12f、图14a-图14d、图16a-图16g、和图18a-图18g示出了根据所述方法在制造步骤期间的半导体器件100的各种截面图。

参考图9，在操作902，方法900准备好将要纳入半导体器件100的衬底a。例如，衬底a可以是如图2-图8所示的衬底110的实施例。以下描述将衬底a也称为衬底110。参考图10a，衬底110具有正面(由附图标记102指示)和背面(由附图标记104指示)。半导体层116位于衬底110的正面。再分布层120和绝缘体130位于衬底110的背面。在一个实施例中，半导体层116可以是硅晶圆。可以通过在半导体层116的表面上方沉积一个或者多个介电层122、蚀刻介电层122以形成沟槽、以及在沟槽中形成导体124，来形成再分布层120。可以使用诸如化学气相沉积(cvd)的任何合适的方法，在再分布层120上方沉积绝缘体130(例如氧化物或者氮化物)。绝缘体130也称为钝化层130。

在操作904，方法900准备好将要纳入半导体器件100的衬底b。例如，衬底b可以是如图2-图8所示的衬底200的实施例。以下描述将衬底b也称为衬底200。参考图10a，衬底200具有正面(由附图标记202指示)和背面(由附图标记204指示)。半导体层220位于衬底200的正面。在一个实施例中，半导体层220可以是硅晶圆。绝缘体210(例如氧化物)位于衬底200的背面。可以使用热氧化或者其他类型的氧化通过氧化半导体层220的表面来形成绝缘体210。在本实施例中，衬底200还包括富氢层(或者区)212，其可以通过将氢注入至半导体层220中而形成。

在操作906，方法900(图9)将衬底a和b连接在一起。参考图10b，在本实施例中，方法900使衬底b上下颠倒，并且将衬底b的背面接合至衬底a的背面。操作906可以使用任何合适的接合工艺，例如直接接合或者混合接合。操作906可以包括漂洗、对准、和/或其他工艺。

在操作908，方法900(图9)去除衬底b的一部分。参考图10c，在本实施例中，方法900实施退火工艺，该退火工艺使得富氢区212产生空隙，从而使半导体层220的一部分断开。在富氢区212和绝缘体210之间的半导体层220的部分保留在器件100中，并且成为衬底200的正面。在可替代的实施例中，可以通过研磨或其他方法去除衬底b的一部分。

参考图11，在操作1102，方法1100通过在衬底b的正面上方外延地生长半导体材料来继续制造工艺。图12a示出了根据一个实施例的在实施操作1102之后的器件100的结构。参考图12a，使用层220的半导体材料作为晶种在半导体层220上外延地生长半导体层222。半导体层220和222可以包括相同的材料或者不同的材料。在一个实施例中，半导体层220和222都包括硅晶体，例如单晶硅。在另一个实施例中，半导体层220包括硅晶体，而半导体层222包括硅锗合金(sixge1-x)。在本实施例中，半导体层222是器件层300的一部分。

参考图11，在操作1104，方法1100蚀刻一个或者多个沟槽224，以暴露位于衬底110的背面的导体124。图12b示出了根据一个实施例的在实施操作1104之后的器件100的结构。参考图12b，沟槽224穿过半导体层222、衬底200、和绝缘体130，并且暴露衬底110中的导体124。操作1104可以包括几个步骤。例如，其可以形成半导体层222上方的硬掩模层、形成硬掩模层上方的光刻胶层，并且使用包括双重图案化工艺在内的任何光刻工艺来图案化光刻胶层。对光刻胶层进行图案化以提供对应于沟槽224的开口。随后，通过开口来蚀刻硬掩模层以及各种层222、220、210、和130，以形成沟槽224。然后，去除光刻胶层和硬掩模层。在可替代的实施例中，可以在不使用硬掩模层的情况下，直接在半导体层222上形成光刻胶层。实施操作1104的各种其他方法是可能的和可预期的。

参考图11，在操作1106，方法1100在沟槽的表面上形成衬垫(或者阻挡)层232，并且在衬垫层232上方形成嵌入导体230。衬垫层232是可选的，并且在可替代的实施例中，方法1100直接在沟槽的表面上形成嵌入导体230。图12c示出了根据一个实施例的在实施操作1106之后的器件100的结构。参考图12c，衬垫层232形成在暴露在沟槽224(见图12b)中的各种层222、220、210、和130的表面上。嵌入导体230形成在衬垫层232上方，并且填充沟槽224的所剩空间。在本实施例中，衬垫层232从导体124的表面去除，并且嵌入导体230直接接触导体124。在可替代的实施例中(例如图2中所示)，衬垫层232保持在导体124的表面上，并且介于嵌入导体230和导体124之间。可以使用诸如原子层沉积(ald)和化学气相沉积(cvd)的适用于沉积其(一些)介电材料的任何(一些)工艺来形成衬垫层232。可以使用诸如cvd、物理气相沉积(pvd)、和镀敷的适用于沉积其(一些)金属材料的任何(一些)工艺来形成嵌入导体230。

参考图11，在操作1108，方法1100部分地回蚀嵌入导体230和衬垫232，以形成凹进226，如图12d所示。从俯视图来看，凹进226可以与沟槽224具有相同的尺寸，或者略大于沟槽224。操作1108可以使用蚀刻工艺，该蚀刻工艺进行选择性地调整，以蚀刻嵌入导体230和衬垫层232，而不蚀刻半导体材料222。在操作1110，方法1100(图11)在凹进226中沉积介电材料234，如图12e所示。介电材料234可以包括二氧化硅或者其他合适的(一些)介电材料，并且用作覆盖层，以保护嵌入导体230免受后续工艺的影响。

在操作1112，方法1100(图11)在半导体层222中形成诸如半导体鳍部310的有源区，如图12f所示。也如图12f所示，方法1100在鳍部310上方形成图案化的硬掩模层314，并且在鳍部310的侧壁以及半导体层220的上表面上形成衬垫层318。可以使用一个或者多个光刻工艺，包括双图案化或者多图案化工艺，来形成图案化的掩模314。通常，双图案化或者多图案化工艺将光刻和自对准工艺相结合，从而允许创建具有例如间距小于使用单个直接光刻工艺可获得的其他间距的图案。例如，在一个实施例中，在半导体层222上方形成牺牲层，并且使用光刻工艺对其进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且所剩的间隔件或者芯轴成为图案化的掩模314。在各种实施例中，图案化的掩模314可以包括氧化硅、氮化硅、光刻胶、或者其他合适的材料。操作1112包括使用图案化的掩模314作为蚀刻掩模来蚀刻半导体层222，从而形成鳍部310，并且随后形成衬垫层318。衬垫层318可以包括氮化硅(例如，si3n4)，并且可以使用诸如低压cvd(lpcvd)或者等离子体增强cvd(pecvd)的化学气相沉积(cvd)沉积、原子层沉积(ald)、或其他合适的方法来沉积。

在操作1114，方法1100(图11)实施另外的工艺，以形成器件100。例如，方法1100可以在鳍部310之间沉积隔离材料320，在半导体鳍部310中或者其上形成晶体管，形成接触件、局部互连、和上部互连层。特别地，方法1100形成将嵌入导体230连接至晶体管的一些源极、漏极、和栅极电极的局部互连330和340(例如图2所示)。方法1100证明了可以在同一器件中在形成半导体鳍部(或者其他类型的有源区)之前形成导体230。

图13示出了方法1300的流程图，该方法是方法1100的变型。参考图13，方法1300包括分别与参考图11所描述的操作1102、1104、1106、1108、1112、和1114相似的操作1302、1304、1306、1308、1312、和1314。一个区别在于，方法1300在操作1304(蚀刻用于嵌入导体的沟槽)之前实施操作1312(形成鳍部)。下面简要讨论方法1300。

在操作1302，方法1300在衬底b的正面上方外延地生长半导体材料。该操作与操作1102相似或者相同，并且器件100的所得结构在12a中示出。

在操作1312，方法1300形成鳍部310、图案化的硬掩模层314、和衬垫层318，如图14a所示。该操作与操作1112相似或者相同。

在操作1304，方法1300形成沟槽224，以暴露衬底110背面的导体124。该操作与操作1104相似，不同之处在于，在操作1304之前存在鳍部310。特别地，沟槽224形成在鳍部310之间。操作1304包括如参考操作1104所讨论的光刻和蚀刻工艺。沟槽224与鳍部310相邻，如本实施例中的图14b所示。可替代地，沟槽224可以与鳍部310间隔开，如图1所示，其中嵌入导体230所占据的空间对应于沟槽224。

在操作1306中，方法1300在沟槽224(例如图14c所示)的表面上形成可选的衬垫(或者阻挡)层232，并且在衬垫层232上方形成嵌入导体230(例如图14d所示)。该操作与操作1106相似或者相同。在操作1308，方法1300部分地回蚀嵌入导体230和衬垫232。操作1308可以使用蚀刻工艺，该蚀刻工艺进行选择性地调整，以蚀刻嵌入导体230和衬垫232，而不蚀刻衬垫层318。

在操作1314，方法1300(图13)实施另外的工艺，以形成器件100。例如，方法1300可以在鳍部310之间沉积隔离材料320，在半导体鳍部310中或者其上形成晶体管，形成接触件、局部互连、和上部互连层。特别地，方法1300形成将嵌入导体230连接至晶体管的一些源极、漏极、和栅极电极的局部互连330和340(例如图2所示)。

图15示出了方法1500的流程图。参考图15，方法1500包括操作1502、1504、1506、1508、1510、1512、1514、和1516。下面简要讨论方法1500。

参考图15，在操作1502，方法1500准备好将要纳入半导体器件100的衬底a。这类似于以上所讨论的操作902。例如，衬底a可以是如图2-图8所示的衬底110的实施例。以下描述将衬底a也称为衬底110。参考图16a，衬底110具有正面(由附图标记102指示)和背面(由附图标记104指示)。衬底110包括半导体层116、再分布层120、和绝缘体130。再分布层120包括一个或者多个介电层122和导体124。导体124的部分103用于与稍后描述的嵌入导体230(见图16f和图16g)进行连接。

在操作1504，方法1500(图15)准备好将要纳入半导体器件100的衬底b。例如，衬底b可以是如图2-图8所示的衬底200的实施例。以下描述将衬底b也称为衬底200。如图16b所示，衬底200具有正面(由附图标记202指示)和背面(由附图标记204指示)。衬底200包括半导体层220和绝缘体210(例如氧化物)。

在操作1506，类似于以上所描述的操作1102，方法1500(图15)在衬底200的正面上方生长半导体材料。参考图16c，使用层220的半导体材料作为晶种在半导体层220上外延地生长半导体层222。半导体层220和222可以包括相同的材料或者不同的材料，如以上关于图12a所讨论的。

在操作1508中，方法1500(图15)在衬底200的正面上方形成半导体器件或其一部分。参考图16d，在本实施例中，操作1508形成鳍部310，可以是晶体管的源极或者漏极电极的外延部件312、以及隔离材料320。操作1508还可以形成栅极电极(例如高k金属栅极)。操作1508还可以形成纳米线和/或纳米片结构来代替鳍部310，或者，操作1508还可以在除了鳍部310之外形成纳米线和/或纳米片结构。在一个实施例中，操作1508完成可能对将要在以后形成的嵌入导体230(图16f和图16g)产生不利影响的任何和所有高温工艺。

在操作1510，方法1500(图15)从衬底200的背面蚀刻一个或者多个沟槽224。参考图16e，沟槽224蚀刻成穿过绝缘体210、半导体层220，并且进入器件层300。这与操作1104相似，不同之处在于，操作1510从衬底的背面蚀刻沟槽224。在导体(例如图2中的导体330和340，虽然未在图16e中示出)已经形成在器件层300中的实施例中，沟槽224可以暴露该导体，使得嵌入导体230(图16f)可以形成为电接触该导体。

在操作1512中，方法1500(图15)在沟槽224的表面上形成可选的衬垫(或者阻挡)层232，并且在衬垫层232上方形成嵌入导体230。这与操作1106相似。图16f示出了根据一个实施例的在实施操作1512之后的器件100的结构。

在操作1514，方法1500(图15)将衬底a和b连接在一起。参考图16g，在本实施例中，方法1500将衬底b的背面连接至衬底a的背面。特别地，嵌入导体230接合成电接触导体124。操作1514可以使用任何合适的接合工艺，例如直接接合或者混合接合。

在操作1516，方法1500(图15)实施另外的工艺，以形成器件100。例如，方法1500可以形成接触件、局部互连、和上部互连层。

图17示出了方法1700的流程图。参考图17，方法1700包括操作1702、1704、1706、1708、1710、1712、1714和1716。操作1702、1704、1706和1708分别类似于操作1502、1504、1506和1508。通过操作1702、1704、1706和1708所得的结构分别在图18a、图18b、图18c、和图18d中示出，并且分别类似于图16a、图16b、图16c、和图16d中示出的结构。为了简洁起见，省略了对其的描述。

在操作1710，方法1700(图17)将衬底a和b连接在一起。参考图18e，在本实施例中，方法1700将衬底b的背面连接至衬底a的背面。操作1710可以使用任何合适的接合工艺，例如直接接合或者混合接合。

在操作1712，方法1700(图17)从衬底200的正面蚀刻一个或者多个沟槽224。参考图18f，沟槽224蚀刻成穿过器件层300、半导体层220、和绝缘体210，暴露导体124。这类似于操作1104。

在操作1714，方法1700(图17)在沟槽224的表面上形成可选的衬垫(或者阻挡)层232，并且在衬垫层232上方形成嵌入导体230。这类似于操作1106。图16f示出了根据一个实施例的在实施操作1714之后的器件100的结构。嵌入导体230电接触导体124。

在操作1716，方法1700(图17)实施另外的工艺，以形成器件100。例如，方法1700可以形成接触件、局部互连、和上部互连层。特别地，方法1700形成至嵌入导体230的连接。

虽然不是旨在进行限制，但是本发明的一个或者多个实施例为半导体器件及其形成提供了许多益处。例如，本发明的实施例提供了一种器件，该器件具有穿过衬底的嵌入导体，所述衬底可以是块状衬底或者soi衬底。特别地，嵌入导体位于器件的晶体管下方或者与晶体管处于同一水平。嵌入导体为器件提供了额外的布线资源，减小了电源轨上的ir压降，降低了功耗，并且实现了进一步的器件扩展和集成。在一些实施例中，嵌入导体使温度和/或机械应力最小化，并且提高了产量。

在一个示例性方面，本发明针对一种结构，该结构包括第一衬底和第二衬底。第一衬底具有正面和背面。第二衬底具有正面和背面。第二衬底的背面连接至第一衬底的背面。该结构还包括：器件层，位于第二衬底的正面上方；第一导体，穿过第二衬底中的半导体层；以及导电连接，将第一导体连接至器件层中的导电部件。

在该结构的一个实施例中，第一衬底包括位于第一衬底的背面的再分布层。再分布层包括嵌入介电层中的第二导体。第一导体接触第二导体。

在该结构的一个实施例中，第一导体连接至该结构的电源轨或者接地平面。在该结构的另一实施例中，第一导体在第二衬底的正面之上延伸。

在一个实施例中，该结构还包括在第二衬底的正面之上延伸的半导体鳍部，其中，第一导体的顶面低于半导体鳍部的顶面。

在该结构的一个实施例中，第一导体包括钨、钌、铑、铱、钼、铬、或其组合。在该结构的另一个实施例中，第一导体包括铜、金、银、钯、锇、铂、或其组合。

在一个实施例中，该结构还包括位于第一导体和第二衬底之间的衬垫层。在另一个实施例中，该结构还包括位于第二衬底的正面上方和器件层上方的互连层。在又一个实施例中，该结构还包括位于第一衬底的正面上方的再分布层，其中，第一导体中的一个电连接至再分布层。

在另一个示例性方面，本发明针对一种结构，该结构包括：第一衬底，具有正面和背面；第二衬底，具有正面和背面；其中，第二衬底的背面接合至第一衬底的背面。该结构还包括：金属部件，从第一衬底的背面延伸至第二衬底的正面；器件层，位于第二衬底的正面上方和金属部件上方；以及多层互连，位于器件层上方。

在该结构的一个实施例中，第一衬底包括位于第一衬底的背面的再分布层，并且金属部件电连接至再分布层。

在一个实施例中，该结构还包括：连接器，将金属部件电连接至器件层中的源极、漏极、或者栅极电极。

在该结构的一个实施例中，第二衬底包括位于第二衬底的正面的半导体材料层，并且金属部件延伸穿过半导体材料层。

在该结构的另一实施例中，第二衬底包括从第二衬底的正面延伸至第二衬底的背面的一层或者多层绝缘体。

在又一个示例性方面，本发明针对一种方法。该方法包括：接收具有正面和背面的第一衬底，该第一衬底的正面具有半导体材料，该第一衬底的背面具有钝化层；接收具有正面和背面的第二衬底，该第二衬底的背面具有绝缘体；将第一衬底的背面连接至第二衬底的背面；蚀刻穿过第二衬底和穿过钝化层的沟槽；以及形成沟槽中的导体。

在一个实施例中，该方法还包括在连接之后并且在沟槽的蚀刻之前，去除第二衬底的一部分。在另一个实施例中，该方法还包括在连接之后，在第二衬底的正面上方形成半导体鳍部。在另一个实施例中，在导体的形成之后实施半导体鳍部的形成。在另一个实施例中，在沟槽的蚀刻之前实施半导体鳍部的形成。

前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。