半导体器件及其制造方法与流程

本公开涉及一种半导体器件及其制造方法。

背景技术：

下面列出了所公开的技术。

[专利文献1]日本未审查专利申请公开no.2015-037099

已知一种半导体器件，包括导电膜，该导电膜嵌入在形成在绝缘层或半导体层中的沟槽中。例如，已知一种半导体器件，包括诸如衬底触点等触点和过孔(参见例如专利文献1)。专利文献1中描述的半导体器件包括半导体衬底、形成在半导体衬底上的半导体层和形成在半导体层上的层间绝缘层。到达半导体衬底的沟槽形成在层间绝缘层和半导体层中。绝缘膜形成在沟槽的内侧表面上。半导体器件还包括导电膜，导电膜形成在绝缘膜上使得导电膜掩埋沟槽。导电膜例如通过以下方式来形成：在层间绝缘层上形成导电层以掩埋沟槽并且然后通过cmp法去除导电层位于沟槽外部的一部分。

在半导体器件中，形成在沟槽中的导电膜形成触点。例如，在专利文献1中，半导体衬底的gnd电位通过触点被固定。

技术实现要素：

然而，根据导电膜的材料和尺寸，由于在形成导电膜时由触点引起的应力，可能在导电膜内形成空隙(间隙)。然后，在cmp步骤中使用的清洁液进入空隙，并且在导电膜上形成导电膜材料和清洁液成分的反应产物。因此，在常规半导体器件中，在彼此靠近的两条布线之间可能经由反应产物发生短路。如上所述，从提高半导体器件的可靠性的观点出发，可以改进常规半导体器件。

实施例的问题是提高半导体器件的可靠性。通过说明书和附图的描述，其他问题和新颖特征将变得清楚。

根据实施例的一种半导体器件包括：半导体衬底、半导体层、第一绝缘膜和导电膜。半导体层形成在半导体衬底上。到达半导体衬底的第一沟槽形成在半导体层中。第一绝缘膜形成在第一沟槽的内侧表面上使得半导体衬底的一部分在第一沟槽中露出。导电膜与半导体衬底电连接并且穿过第一绝缘膜形成在第一沟槽的内侧表面上。在平面图中，第一沟槽在第一沟槽的延伸方向上的第一长度大于第一沟槽在垂直于延伸方向的宽度方向上的第二长度，并且第一长度等于或小于30μm。

根据实施例的一种制造半导体器件的方法包括：形成穿透半导体层以到达半导体衬底的第一沟槽；在第一沟槽的内侧表面上形成绝缘膜以露出半导体衬底在第一沟槽中的一部分；以及在形成在第一沟槽的内侧表面上的绝缘膜上形成导电膜以与半导体衬底电连接。在平面图中，第一沟槽在第一沟槽的延伸方向上的第一长度，大于第一沟槽在垂直于延伸方向的宽度方向上的第二长度，并且第一长度等于或小于30μm。

根据其他实施例的一种半导体器件包括：第一布线、形成在第一布线上并且具有沟槽的绝缘膜，该沟槽露出第一布线的一部分、形成在沟槽中的导电膜、以及形成在绝缘层上并且穿过导电膜、与第一布线电连接的第二布线。在平面图中，沟槽在沟槽的延伸方向上的第一长度大于沟槽在垂直于延伸方向的宽度方向上的第二长度，并且第一长度等于或小于30μm。

根据实施例，可以提高半导体器件的可靠性。

附图说明

图1是示出根据实施例的半导体器件的主要部分的示例性配置的平面图；

图2是示出根据实施例的半导体器件的主要部分的示例性配置的横截面图；

图3是示出根据实施例的半导体器件的制造方法中包括的示例性步骤的横截面图；

图4是示出根据实施例的半导体器件的制造方法中包括的示例性步骤的横截面图；

图5是示出根据实施例的半导体器件的制造方法中包括的示例性步骤的横截面图；

图6是示出根据实施例的半导体器件的制造方法中包括的示例性步骤的横截面图；

图7是示出根据实施例的半导体器件的制造方法中包括的示例性步骤的横截面图；

图8是示出根据实施例的半导体器件的制造方法中包括的示例性步骤的横截面图；

图9是示出根据实施例的半导体器件的制造方法中包括的示例性步骤的横截面图；

图10是示出根据实施例的半导体器件的制造方法中包括的示例性步骤的横截面图；

图11是示出由衬底触点引起的应力与衬底触点的尺寸之间的关系图；

图12是示出由衬底触点引起的应力与距衬底触点的距离的表示图；以及

图13是示出根据修改例的半导体器件的主要部分的示例性配置的放大透视图。

具体实施方式

在下文中，将通过参考附图详细描述根据实施例的半导体器件和制造该半导体器件的方法。在说明书和附图中，相同或对应的元素由相同的附图标记或相同的阴影线表示，并且省略重复描述。在附图中，为了便于描述，可以省略或简化配置。横截面图可以被示出为端视图。

[半导体器件的配置]

图1是示出根据本实施例的半导体器件sd的主要部分的示例性配置的平面图。图2是示出根据本实施例的半导体器件sd的主要部分的示例性配置的横截面图。图2是沿着图1中的线a-a截取的横截面图。

半导体器件sd包括半导体衬底sub、半导体层sl、半导体元件se和多层布线层mwl。如稍后将详细描述的，半导体器件sd包括第一元件隔离部分ei1、第二隔离部分ei2和衬底触点sc，它们由多层布线层mwl的一部分元件形成。在图1中，省略了位于第一布线wr1上方的多层布线层mwl的元件。

半导体衬底sub支撑半导体层sl。半导体衬底sub具有第一导电类型。第一导电类型是p型或n型。p型半导体衬底中包含的杂质示例包括硼(b)和铟(in)。n型半导体衬底中包含的杂质示例包括磷(p)、砷(as)和锑(sb)。

半导体层sl形成在半导体衬底sub上。半导体层sl包括第一外延层el1、掩埋层bl、第二外延层el2和掩埋绝缘膜bif。第一外延层el1、掩埋层bl和第二外延层el2从半导体衬底sub侧依次形成。

第一外延层el1形成在半导体衬底sub的表面上。第一外延层el1是具有第一导电类型的半导体层。第一外延层el1的杂质浓度例如优选地为1×10¹³cm^-3以上且1×10¹⁹cm^-3以下，并且优选地为1×10¹³cm^-3以上且1×10¹⁶cm^-3以下。第一外延层el1不是必需的元件。第一外延层el1可以是所谓的soi衬底的绝缘体上硅(soi)层。

掩埋层bl形成在第一外延层el1的全部或一部分上。从以下观点出发，半导体层sl优选地具有掩埋层bl：在半导体层sl中形成在掩埋层bl上的半导体元件se和半导体衬底sub彼此电绝缘。掩埋层bl是具有与第一导电类型相反的第二导电类型的半导体层。掩埋层bl的杂质浓度例如优选地为1×10¹⁸cm^-3以上且1×10²¹cm^-3以下。

第二外延层el2是形成在掩埋层bl上的外延层。当掩埋层bl形成在整个第一外延层el1上时，第二外延层el2形成在掩埋层bl上。当掩埋层bl形成在第一外延层el1的一部分上时，第二外延层el2形成在掩埋层bl和第一外延层el1上。第二外延层el2的杂质浓度例如优选地为1×10¹³cm^-3以上且1×10¹⁹cm^-3以下，更优选地为1×10¹³cm^-3以上且1×10¹⁶cm^-3以下。

顺便提及，半导体层sl根据需要还可以包括一个或多个嵌入层。嵌入层可以形成在第一外延层el1或第二外延层el2中。在平面图中，嵌入层可以形成为与整个掩埋层bl重叠，或者可以形成为与掩埋层bl的一部分重叠。嵌入层的导电类型可以是p型或n型。

掩埋绝缘膜bif形成在半导体层sl的第二外延层el2中。掩埋绝缘膜bif被形成为使得掩埋绝缘膜bif在平面图中包围半导体元件se。掩埋绝缘膜bif是形成在半导体层sl的主表面上的绝缘膜。掩埋绝缘膜bif的位置、数目和尺寸没有特别限制，只要半导体元件se可以与其他半导体元件(未示出)电绝缘即可。掩埋绝缘膜bif例如由氧化硅(sio2)形成。

到达半导体衬底的第一沟槽tr1、第二沟槽tr2和第三沟槽tr3形成在半导体层sl的主表面上。即，第一沟槽tr1、第二沟槽tr2和第三沟槽tr3在半导体层sl的主表面中开口。第一沟槽tr1限定第一元件隔离部分ei1的位置、尺寸和形状。第二沟槽tr2限定第二元件隔离部分ei2的位置、尺寸和形状。第三沟槽tr3限定衬底触点sc的位置、尺寸和形状。

半导体元件se形成在半导体层sl的主表面上。半导体元件se没有特别限制，并且半导体元件se可以是所谓的平面mosfet或横向扩散mosfet(ldmosfet)。在本实施例中，半导体元件se是平面mosfet。半导体元件se包括源极区域sr、漏极区域dr、栅极绝缘膜gi和栅极电极ge。衬底sub的主表面是其上形成有半导体元件se的表面。

多层布线层mwl形成在半导体层sl上使得多层布线层mwl覆盖半导体元件se。多层布线层mwl由两个或多个布线层构成。布线层是包括层间绝缘层、以及形成在层间绝缘层中的布线和过孔中的一者或两者的层。过孔是电连接形成在彼此不同的层中的两个布线的导电元件。

多层布线层mwl包括第一层间绝缘层il1、第一过孔v1、导电膜cf、第一布线wr1、第二层间绝缘层il2、第二过孔v2、第二布线wr2和第三层间绝缘层iil3。如稍后将详细描述的，第一层间绝缘层iil1的第一部分构成第一元件隔离部分ei1。第一层间绝缘层iil1的第二部分构成第二元件隔离部分ei2。第一层间绝缘层iil1的第三部分和导电膜cf构成衬底触点sc。

第一层间绝缘层iil1形成在半导体层sl上使得第一层间绝缘层iil1覆盖半导体元件se。第一层间绝缘层iil1可以由单个层或多个层形成。在本实施例中，第一层间绝缘层iil1包括第一绝缘膜if1、第二绝缘膜if2和第三绝缘膜if3。

第一绝缘膜if1形成在半导体层sl上使得第一绝缘膜if1覆盖半导体元件se。第一绝缘膜if1的材料的示例包括氧化硅和氮化硅。第一绝缘膜if1的厚度例如为10nm以上且100nm以下。

第二绝缘膜if2形成在第一绝缘膜if1上。第二绝缘膜if2的材料的示例包括氧化硅和氮化硅。第二绝缘膜if2的厚度例如为50nm以上且1μm以下。

第三绝缘膜if3形成在第一沟槽tr1、第二沟槽tr2和第三沟槽tr3中以及在第二绝缘膜if2上。

第三绝缘膜if3的第一部分形成在第一沟槽tr1的内侧表面和底表面上。第三绝缘膜if3的第一部分构成第一元件隔离部分ei1。例如，第一元件隔离部分ei1使衬底触点sc与半导体元件se绝缘。第三绝缘膜if3的第一部分优选地形成在第一沟槽tr1中使得第一空隙vd1形成在第一沟槽tr1中。在本实施例中，第一空隙vd1形成在第三绝缘膜if3的第一部分内。因此，提高了第一元件隔离部分ei1的绝缘特性。

如图1所示，第一元件隔离部分ei1(第一部分)被形成为使得在平面图中第一元件隔离部分ei1包围衬底触点sc。在第一元件隔离部分ei1中，第一空隙vd1形成在第三绝缘膜if3的第一部分内。从提高第一元件隔离部分ei1的绝缘特性的观点出发，在第一沟槽tr1的深度方向上第一空隙vd1的第一长度优选地较大。另外，从提高第一元件隔离部分ei1的绝缘特性的观点出发，在第一沟槽tr1的宽度方向上第一空隙vd1的第二长度优选地较大。第一沟槽tr1的深度方向与半导体层sl的厚度方向相同。

第三绝缘膜if3的第二部分形成在第二沟槽tr2的内侧表面和底表面上。第三绝缘膜if3的第二部分构成第二元件隔离部分ei2。例如，第二元件隔离部分ei2使半导体元件se与其他半导体元件(未示出)绝缘。第三绝缘膜if3的第二部分优选地形成在第二沟槽tr2中使得第二空隙vd2形成在第二沟槽tr2中。在本实施例中，第二空隙vd2形成在第三绝缘膜if3的第二部分内。因此，进一步提高了第二隔离部分ei2的绝缘特性。

如图1所示，第二元件隔离部分ei2(第二部分)被形成为使得在平面图中第二元件隔离部分ei2包围半导体元件se。在第二元件隔离部分ei2中，第二空隙vd2形成在第三绝缘膜if3的第二部分内。从提高第二元件隔离部分ei2的绝缘特性的观点出发，在第二沟槽tr2的深度方向上第二空隙vd2的第一长度优选地较大。从提高第二隔离部分ei2的绝缘特性的观点出发，在第二沟槽tr2的宽度方向上第二空隙vd2的第二长度优选地较大。第二沟槽tr2的深度方向与半导体层sl的厚度方向相同。

第二空隙vd2的第一长度可以与第一空隙vd1的第一长度相同或不同。第二空隙vd2的第二长度可以与第一空隙vd1的第二长度相同或不同。

在第三沟槽tr3中，第三绝缘膜if3的第三部分在第三沟槽tr3的内侧表面上形成使得半导体衬底sub的一部分从第三绝缘膜if3露出。第三绝缘膜if3的第三部分抑制半导体层sl和导电膜cf彼此短路。如稍后将详细描述的，第三绝缘膜if3的第三部分与导电膜cf一起构成衬底触点sc。

第三绝缘膜if3的材料的示例包括氧化硅。形成在第二绝缘膜if2上的第三绝缘膜if3的一部分的厚度例如为0.1μm以上且1μm以下。形成在第一沟槽tr1的内侧表面和第二沟槽tr2的内侧表面上的第三绝缘膜if3的一部分的厚度例如为0.1μm以上且1μm以下。形成在第三沟槽tr3的内侧表面上的第三绝缘膜if3的一部分的厚度例如为0.1μm以上且1μm以下。

第一过孔v1形成在第一层间绝缘层iil1中使得第一过孔v1到达半导体元件se。更具体地，第一过孔v1形成在第一层间绝缘层iil1中使得第一过孔v1到达源极区域sr、漏极区域dr或栅极电极ge。第一过孔v1将源极区域sr、漏极区域dr或栅极电极ge与第一布线wr1电连接。第一过孔v1包括例如阻挡膜和形成在阻挡膜上的导电膜。阻挡膜的材料的示例包括钛(ti)、氮化钛(tin)、钽(ta)和氮化钽(tan)。导电膜的材料的示例包括钨(w)和铝(al)。阻挡膜并非是必不可少的元素。

导电膜cf形成在第三沟槽tr3的内侧表面上，其中第三绝缘膜if3置于其间。导电膜cf与半导体衬底sub在第三沟槽tr3中从第三绝缘膜if3露出的部分电连接。如上所述，导电膜cf与第三绝缘膜if3的第三部分一起形成衬底触点sc。

在第三沟槽tr3的宽度方向上，导电膜cf在第三沟槽tr3的内部所占的比率(导电膜cf的厚度/第三沟槽tr3的宽度)例如优选地为1/10以上且4/5以下，更优选地为1/10以上且2/3以下。

在平面图中，第三沟槽tr3在第三沟槽tr3的延伸方向上的第一长度l1(参见图1)大于第三沟槽tr3在垂直于延伸方向的宽度方向上的第二长度l2，并且第一长度等于或小于30μm。当导电膜cf的第一长度l1大于30μm时，半导体器件sd的可靠性不足。因此，第三沟槽tr3的第一长度l1优选地较小。从进一步提高半导体器件sd的可靠性的观点出发，第三沟槽tr3的第一长度l1在平面图中优选地大于第二长度l2，并且第一长度等于或小于10μm，这将在后面详细描述。第三沟槽tr3的第一长度l1例如是第三沟槽tr3在半导体层sl的主表面中的长度。

在平面图中，第三沟槽tr3的延伸方向是垂直于第三沟槽tr3的宽度方向的方向。在平面图中，第三沟槽tr3在第三沟槽tr3的延伸方向上的第一长度l1大于第三沟槽tr3在第三沟槽tr3的宽度方向上的第二长度l2。

第三沟槽tr3在第三沟槽tr3的宽度方向上的第二长度l2(参考图1和2)根据导电膜cf的掩埋特性和衬底触点sc的导电性而适当地设置。例如，第三沟槽tr3的第二长度l2为0.1μm以上且2μm以下。第三沟槽tr3的第二长度l2例如是第三沟槽tr3在半导体层sl的主表面中的长度。

第三沟槽tr3的深度d根据半导体层sl的厚度适当地设置。第三沟槽tr3的深度优选地例如为1μm以上且100μm以下，并且更优选地为6μm以上且30μm以下。

导电膜cf(衬底触点sc)的数目没有特别限制。在本实施例中，在平面图中，被一个第一元件隔离部分ei1包围的导电膜cf的数目为五个。在本实施例中，第三沟槽tr3的延伸方向是五个导电膜cf的排列方向。在平面图中，导电膜cf可以不被第一元件隔离部分ei1包围。

从减小半导体器件sd的尺寸的观点出发，在第三沟槽tr3的宽度方向上，第三沟槽tr3(衬底触点sc)与第一沟槽tr1(第一元件隔离部分ei1)之间的距离d(参见图1和2)优选地较小。从该观点出发，距离d优选地为5μm以下，更优选地为2μm以下，进一步优选地为1μm以下。在此，距离d例如是在半导体层sl的主表面中第三沟槽tr3与第一沟槽tr1之间的距离。

另一方面，从以下观点出发，距离d优选地较大：抑制由于衬底触点sc引起的应力导致的第一元件隔离部分ei1的变形，而在第一多层布线层iil1中产生裂纹。从该观点出发，距离d优选地为1μm以上，更优选地为2μm以上，进一步优选地为5μm以上。

从同时满足第一元件隔离部分ei1的绝缘特性和第一多层布线层iil1的抗裂性的观点出发，距离d优选地为1μm以上且2μm以下。

在平面图中，第三沟槽tr3的形状和位置没有特别限制。第三沟槽tr3在平面图中的形状可以是例如大致矩形、椭圆形或圆角矩形。在本实施例中，第三沟槽tr3在平面图中沿着第一沟槽tr1延伸，并且被第一沟槽tr1包围。

在本实施例中，导电膜cf形成在第三沟槽tr3中使得第三空隙vd3形成在第三沟槽tr3中。第三空隙vd3形成在第三绝缘膜if3的第三部分内。从提高衬底触点sc的导电性的观点出发，第三空隙vd3在第三沟槽tr3的深度方向上的第一长度优选地较小。从提高衬底触点sc的导电性的观点出发，第三空隙vd3在第三沟槽tr3的宽度方向上的第二长度优选地较小。第三沟槽tr3的深度方向与半导体层sl的厚度方向相同。

从衬底触点sc的导电性与第一元件隔离部分ei1和第二元件隔离部分ei2的绝缘特性之间的兼容性的观点出发，衬底触点sc中的第三空隙vd3的尺寸优选地小于第一元件隔离部分ei1中的第一空隙vd1的尺寸和第二元件隔离部分ei2中的第二空隙vd2的尺寸。更具体地，在第三沟槽tr3的深度方向上，第三空隙vd3的第一长度小于第一空隙vd1的第一长度和第二空隙vd2的第一长度。优选地，在第二沟槽tr3的宽度方向上，第三空隙vd3的第二长度小于第一空隙vd1的第二长度和第二空隙vd2的第二长度。

导电膜cf的材料例如是具有导电性的金属。导电膜cf的材料的示例包括钨(w)、钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)、铝(al)、铜(cu)和镍(ni)。

第一布线wr1形成在第一层间绝缘层iil1上。第一布线wr1经由导电膜cf与半导体衬底sub电连接。对于第一布线wr1，可以采用在半导体技术中用作布线的公知结构。第一布线wr1例如是其中阻挡金属、导电膜和阻挡金属以该顺序堆叠的堆叠膜。构成阻挡金属的材料的示例包括钛(ti)、氮化钛(tin)、钽(ta)和氮化钽(tan)。导电膜的材料的示例包括铝、铜和钨。

第二层间绝缘层iil2形成在第一层间绝缘层iil1上使得第二层间绝缘层iil2覆盖第一布线wr1。第二层间绝缘层iil2的材料的示例是氧化硅。

第二过孔v2形成在第二层间绝缘层iil2内使得第一布线wr1和第二布线wr2彼此电连接。第二过孔v2的材料的示例与第一过孔v1的材料的示例相同。

第二布线wr2形成在第二层间绝缘层iil2上。第二布线wr2的材料的示例与第一布线wr1的材料的示例相似。

第三层间绝缘层iil3形成在第二层间绝缘层iil2上使得第三层间绝缘层iil3覆盖第二布线wr2。第三层间绝缘层iil3的材料的示例是氧化硅。

[制造半导体器件的方法]

图3至10是示出根据本实施例的半导体器件sd的制造方法中包括的示例性步骤的横截面图。

根据本实施例的制造半导体器件sd的方法包括：(1)提供半导体晶片sw；(2)形成半导体元件se；(3)形成第一绝缘膜if1和第二绝缘膜if2；(4)形成第一沟槽tr1、第二沟槽tr2和第三沟槽tr3，(5)形成第三绝缘膜if3，(6)形成用于导电膜的沟槽trcf和用于第一过孔的通孔ctv1，(7)形成导电膜cf和第一过孔v1，以及(8)形成多层布线层mwl的其余部分。

(1)提供半导体晶片sw

如图3所示，提供半导体晶片sw。半导体晶片sw包括半导体衬底sub和形成在半导体衬底sub上的半导体层sl。半导体晶片sw可以作为现成产品购买或制造。半导体衬底sub被保持在静电卡盘上。

半导体衬底sub例如是第一导电类型或第二导电类型的半导体衬底。

半导体层sl包括第一外延层el1、掩埋层bl、第二外延层el2和掩埋绝缘膜bif。半导体层sl可以通过半导体领域中已知的方法作为形成半导体层的方法来形成。

第一外延层el1通过外延生长方法形成在半导体衬底sub上。掩埋层bl通过离子注入和激活退火形成在第一外延层el1上。第二外延层el2通过外延生长方法形成在掩埋层bl上。

掩埋绝缘膜bif可以通过以下方式来形成：通过蚀刻方法在第二外延层el2的主表面上形成凹部并且然后用绝缘膜掩埋凹部。掩埋绝缘膜bif可以通过用locos方法氧化第二外延层el2的主表面的一部分来形成。

(2)形成半导体元件se

随后，如图4所示，在半导体层sl的主表面上形成半导体元件se。形成半导体元件se的方法没有特别限制，可以采用公知的方法作为形成半导体元件的方法。在本实施例中，半导体元件se包括源极区域sr、漏极区域dr、栅极绝缘膜gi和栅极电极ge。

源极区域sr和漏极区域dr通过例如离子注入和激活退火来形成。在平面图中，栅极绝缘膜gi形成在位于源极区域sr与漏极区域dr之间的半导体层sl的主表面的一部分上。栅极电极ge形成在栅绝缘膜gi上。

(3)形成第一绝缘膜if1和第二绝缘膜if2

随后，如图5所示，在半导体层sl上形成第一绝缘膜if1和第二绝缘膜if2以覆盖半导体元件se。形成第一绝缘膜if1和第二绝缘膜if2的方法例如是cvd法。

(4)形成第一沟槽tr1、第二沟槽tr2和第三沟槽tr3

随后，如图6所示，形成第一沟槽tr1、第二沟槽tr2和第三沟槽tr3，它们沿着半导体层sl的厚度方向延伸以到达半导体衬底sub并且穿透第二绝缘膜if2、第一绝缘膜if1和半导体层sl。在本实施例中，第一沟槽tr1、第二沟槽tr2和第三沟槽tr3穿透半导体层sl中的掩埋绝缘膜bif、第二外延层el2、掩埋层bl和第一外延层el1。形成第一沟槽tr1、第二沟槽tr2和第三沟槽tr3的方法例如是干法蚀刻法。

(5)形成第三绝缘膜if3

随后，如图7所示，在第一沟槽tr1、第二沟槽tr2和第三沟槽tr3中以及在第二绝缘膜if2上形成第三绝缘膜if3。因此，第一层间绝缘层iil1形成。

在第一沟槽tr1中形成第一空隙vd1。因此，形成第一元件隔离部分ei1。在第二沟槽tr2中形成第二空隙vd2。因此，第二元件隔离部分ei2形成。在第三沟槽tr3中形成第四空隙vd4。根据第一沟槽tr1、第二沟槽tr2和第三沟槽tr3的纵横比(沟槽的深度与沟槽的宽度之比)、以及第三绝缘膜if3的材料适当地调节第一空隙vd1、第二空隙vd和第四空隙vd4的尺寸。形成第三绝缘膜if3的方法例如是cvd法。

(6)形成用于导电膜的沟槽trcf和用于第一过孔的通孔ctv1

随后，如图8所示，形成用于导电膜的沟槽trcf和用于第一过孔的通孔ctv1。用于导电膜的沟槽trcf是形成在第三绝缘膜if3中以与第四空隙vd4连通并且露出半导体衬底sub的一部分的通孔。用于第一过孔的通孔ctv1是穿透第一层间绝缘层iil1以分别到达源极区域sr、漏极区域dr和栅极电极ge的通孔。形成用于导电膜的沟槽trcf和用于第一过孔的通孔ctv1的方法例如是干法蚀刻法。

(7)形成导电膜cf和第一过孔v1

随后，如图9所示，形成导电膜cf和第一过孔v1。具体地，在用于导电膜的沟槽trcf和用于第一过孔的通孔ctv1中以及在第三绝缘膜if3上形成导电层，并且形成在用于导电膜的沟槽trcf和用于第一过孔的通孔ctv1外部的导电层被去除。导电膜cf形成在第三绝缘膜if3上以与半导体衬底sub电连接，第三绝缘膜if3形成在第三沟槽tr3的内侧表面上。形成导电层的方法例如是cvd法。去除导电层的方法例如是cmp法。导电层在以下状态下被去除(抛光)：在导电层上设置用于cmp的浆料。在通过cmp法处理之后，在待抛光的表面上提供清洁液。

(8)形成多层布线层mwl的其余部分

随后，如图10所示，形成第一布线wr1、第二层间绝缘层il2、第二过孔v2、第二布线wr2和第三层间绝缘层il3。

第二层间绝缘层iil2和第三层间绝缘层iil3通过例如cvd法形成。第一布线wr1通过以下方式来形成：通过溅射法在第一层间绝缘层iil1上形成导电层并且然后将导电层图案化成期望图案。第二布线wr2通过以下方式来形成：通过溅射法在第二层间绝缘层iil2上形成导电层并且然后将导电层图案化为期望图案。第二过孔v2通过以下方式来形成：在第二层间绝缘层iil2中形成通孔并且然后用导电材料掩埋通孔。

随后，将通过上述步骤获取的结构从静电卡盘上分离并且切成小块以获取多个单片化的半导体器件sd。

根据本实施例的半导体器件sd通过以上制造方法来制造。根据本实施例的制造半导体器件sd的方法根据需要还可以包括其他步骤。可以根据半导体领域中的已知方法适当地采用其他步骤。

[仿真]

执行仿真以研究由衬底触点sc引起的应力与衬底触点sc的尺寸之间的关系。该仿真使用粘弹性模型并且考虑到形成每个元件的步骤中的过程温度来执行。本仿真的条件如下。

半导体层sl的材料是硅。第一绝缘膜if1的材料是氮化硅(sin)。第二绝缘膜if2和第三绝缘膜if3的材料是氧化硅(sio2)。导电膜cf的材料是钨(w)。

第三沟槽tr3的宽度为0.90μm。导电膜cf在第三沟槽tr3的宽度方向上的长度为0.60μm。形成在第三沟槽tr3的内侧表面上的第三绝缘膜if3，在第三沟槽tr3的宽度方向上的厚度为0.15μm。

针对深度分别为4μm、8μm、12μm和16μm的第三沟槽tr3执行仿真。

图11是示出由衬底触点sc引起的应力与衬底触点sc的尺寸之间的关系的图。横轴表示第三沟槽tr3在第三沟槽tr3的延伸方向上的长度l1[μm]。纵轴表示第三空隙vd3在导电膜cf的上端处的宽度δw。第三空隙vd3的宽度是第三空隙vd3在第三沟槽tr3的宽度方向上的长度。随着第三空隙vd3的宽度变大，这表示由衬底触点sc引起的应力更大。

在图11中，黑色圆形表示第三沟槽tr3的深度为16μm时的仿真结果。黑色正方形表示第三沟槽tr3的深度为12μm时的仿真结果。黑色三角形表示第三沟槽tr3的深度为8μm时的仿真结果。黑色菱形表示第三沟槽tr3的深度为4μm时的仿真结果。

如图11所示，无论第三沟槽tr3的深度如何，随着第三沟槽tr3的长度l1减小，第三空隙vd3的宽度δw减小。特别地，可以看出，当第三沟槽tr3的长度l1为30μm以下时，第三空隙vd3的宽度δw迅速减小。当第三沟槽tr3的长度l1为10μm以下时，第三空隙vd3的宽度δw变为可以忽略不计。因此，当第三沟槽tr3的长度l1为10μm以下时，导电膜cf的第三空隙vd3基本上被封闭，即，可以忽略不计。

从仿真结果可以看出，当第三沟槽tr3的长度l1为30μm以下时，在cmp步骤中使用的清洁液不太可能进入导电膜cf的第三空隙vd3。因此，提高了半导体器件sd的可靠性。当第三沟槽tr3的长度l1为10μm以下时，在cmp步骤中使用的清洁液不太可能渗透到导电膜cf的第三空隙vd3中。因此，进一步提高了半导体器件sd的可靠性。

[参考实验]

随后，执行参考实验以研究由衬底触点sc引起的应力与距衬底触点sc的距离之间的关系。在此，距衬底触点sc的距离是在第三沟槽tr3的宽度方向上距第三沟槽tr3的开口端的距离。

在参考实验中，评估形成在距衬底触点sc预定距离处的mosfet的电流特性。随后，基于通过上述仿真获取的结果(由衬底触点sc引起的应力与衬底触点sc的尺寸之间的关系)，针对其中第三沟槽tr3的长度l1分别为5μm和50μm的情况，来估计对电流特性的影响。

图12是示出由衬底触点sc引起的应力与距衬底触点sc的距离之间的关系的图。横轴表示在第三沟槽tr3的宽度方向上距第三沟槽tr3的距离d[μm]。纵轴表示mosfet的电流特性的变化率δi[％]。mosfet的电流特性的变化率越大，由衬底触点sc引起的应力越大。

在图12中，实线表示第三沟槽tr3的长度l1为5μm时的仿真结果。虚线表示第三沟槽tr3的长度l1为50μm时的仿真结果。

从比较图12中的实线和虚线可以清楚地看出，第三沟槽tr3的长度l1越小，mosfet的电流特性的变化率δi越小。例如，如果第三沟槽tr3的长度l1为50μm，则当距衬底触点sc的距离d从5μm减小至1μm时，变化率δi减小约10％。另一方面，当第三沟槽tr3的长度l1为5μm时，即使距衬底触点sc的距离d从5μm减小至1μm，变化率δi也仅减小约3％。

从参考实验的结果可以看出，当第三沟槽tr3的长度l1较小时，在衬底触点sc附近生成的应力可以减小。因此，在根据本实施例的半导体器件sd中，即使在衬底触点sc附近，也可以形成第一元件隔离部分ei1、第二元件隔离部分ei2、半导体元件se等。例如，当在第一元件隔离部分ei1中形成第一空隙vd1时，应力集中在第一空隙vd1的顶部，并且倾向于在第一层间绝缘层iil1中产生裂纹。然而，在根据本实施例的半导体器件sd中，因为第三沟槽tr3的长度l1为30μm以下，所以第一元件隔离部分ei1可以形成在衬底触点sc附近。例如，第三沟槽tr3的宽度方向上，第一元件隔离部分ei1可以形成在距第三沟槽tr31μm以上且2μm以下的范围内。

(效果)

在根据本实施例的半导体器件sd中，第三沟槽tr3在第三沟槽tr3的延伸方向上的第一长度l1，大于第三沟槽tr3在垂直于延伸方向的宽度方向上的第二长度，并且第一长度等于或小于30μm。当第三沟槽tr3的长度l1为30μm以下时，由第三绝缘膜if3和形成在第三沟槽tr3中的导电膜cf引起的应力迅速减小。因此，形成在导电膜cf内的第三空隙vd3容易通过导电膜cf以闭合状态形成。因此，在用于形成导电膜cf的cmp步骤中，清洁液不太可能进入导电膜cf中的第三空隙vd3。抑制了导电膜cf的材料与清洁液之间的反应产物的形成。因此，抑制了通过反应产物产生的相邻布线之间的短路。例如，抑制了第一布线wr1和第二布线wr2通过反应产物产生的短路。如上所述，根据本实施例，可以提高半导体器件sd的可靠性。

[修改例]

图13是示出根据修改例的半导体器件的主要部分的示例性配置的放大透视图。更具体地，图13是示出根据修改例的过孔mv的示例性配置的放大透视图。例如，图13示出了与图12中的虚线包围的区域相对应的区域。在图13中，为了清楚，省略了第二层间绝缘层il2和第三层间绝缘层il3。

在以上实施例中，已经描述了衬底触点sc的应力，但是本发明不限于该实施例。例如，如图13所示，针对形成在多层布线层mwl中的过孔，根据修改例的半导体器件包括形成在沟槽mtr中的第二过孔mv2。即，用于过孔的沟槽mtr在用于过孔的沟槽mtr的延伸方向上的第一长度ml1，可以大于用于过孔的沟槽mtr在垂直于延伸方向的宽度方向上的第二长度ml2，并且第一长度ml1等于或小于30μm。第二过孔mv2是所谓的狭缝过孔。用于过孔的沟槽mtr在延伸方向上的第一长度ml1，大于用于过孔的沟槽mtr在宽度方向上的第二长度ml2。因为用于过孔的沟槽mtr形成在层间绝缘层中，所以用于过孔的沟槽mtr的内侧表面上的绝缘膜并非是必不可少的元素。

从仿真结果清楚可见，不管其中形成有导电膜的沟槽的深度如何，随着沟槽在沟槽的延伸方向上的长度减小，由导电膜引起的应力减小。例如，不管其中形成有导电膜的沟槽的深度如何，当沟槽的长度为30μm以下时，由导电膜引起的应力迅速减小。因此，从仿真结果很清楚，本发明不仅可以应用于衬底触点sc，而且可以应用于多层布线层mwl中的第二过孔mv2。

应当注意，本发明不限于上述实施例，并且在不脱离其要旨的情况下可以进行各种修改。例如，形成在第一沟槽tr1中的绝缘膜、形成在第二沟槽tr2中的绝缘膜，以及形成在第三沟槽tr3中的绝缘膜可以由相同的材料形成，或者可以由不同的材料形成。

另外，即使在描述特定数值示例的情况下，除了理论上显然限于该数值之外，其可以是超过特定数值的数值，或者可以是小于特定数值的数值。另外，组件是指“包含a作为主要组件的b”等，并且不排除包含其他组件的模式。

此外，实施例的至少一部分和修改的至少一部分可以彼此任意地组合。半导体器件可以包括：形成在第三沟槽tr3中的衬底触点sc；以及形成在用于过孔的沟槽mtr中的第二过孔mv2。