半导体器件的制作方法

半导体器件
1.相关申请的交叉引用
2.本技术要求于2020年10月29日提交的韩国专利申请第10-2020-0141820号的优先权，其整体内容通过引用合并且于此。
技术领域
3.本公开涉及一种半导体器件，更具体地，涉及存储单元以及包括该存储单元的半导体器件。


背景技术：

4.近来，为了增加存储器件的净裸片，存储单元已经稳步地缩小。
5.尽管收缩的存储单元被认为导致寄生电容(cb)的减小和电容的增加，但是由于存储单元的结构限制而难以增加净裸片。


技术实现要素：

6.本公开的实施方式提供了高度集成的存储单元和包括该存储单元的半导体器件。
7.根据一实施方式，一种半导体器件包括：多个有源层，其在衬底之上沿第一方向垂直地堆叠并且沿与第一方向交叉的第二方向水平地延伸；多个位线，其耦接到相应的有源层的第一侧并且在与第一方向和第二方向交叉的第三方向上水平地延伸；多个电容器，其耦接到相应的有源层的第二侧；字线，其沿第一方向垂直延伸穿过有源层；上层级互连，其耦接到字线的上端；以及下层级互连，其耦接到字线的下端。
8.根据一实施方式，一种半导体器件包括：第一字线和第一存储单元堆叠，第一字线沿垂直于衬底的第一方向取向，第一存储单元堆叠共享第一字线并沿第一方向垂直堆叠；第二字线和第二存储单元堆叠的第二字线沿第一方向垂直取向，第二存储单元堆叠共享第二字线并沿第一方向垂直堆叠；上层级互连，其分别耦接到第一字线的上端和第二字线的上端；以及下层级互连，其耦接第一字线的下端和第二字线的下端，其中，第二存储单元堆叠和第二字线沿与第一方向交叉的第二方向与第一存储单元堆叠和第一字线水平地间隔开。
9.根据一实施方式，一种半导体器件包括：第一存储单元阵列，其包括在衬底上方垂直延伸的多个第一垂直字线；第二存储单元阵列，其包括在衬底上方垂直延伸的多个第二垂直字线；第一水平互连，其耦接到第一存储单元阵列的第一垂直字线；以及第二水平互连，其耦接到第二存储单元阵列的第二垂直字线。
10.根据一个实施例，一种半导体器件包括：多个有源层，其垂直堆叠在衬底上；多个位线，其与相应的有源层的第一侧连接并且水平取向；多个电容器，其与相应的有源层的第二侧连接；字线，其穿过有源层垂直取向；以及互连，其以z字形方式互连字线的上端和下端。
11.根据一个实施例，一种半导体器件包括：多个存储单元堆叠，每个存储单元堆叠包
括垂直地堆叠在衬底上的多个存储单元以及耦接到存储单元的垂直字线；以及多个互连，其以z字形方式连接至少两个垂直字线以形成链形字线。
12.本技术可以通过经由链连接垂直字线wl来减少水平布置的垂直字线wl的存取线的数量。
13.通过以下结合附图的详细描述，将更好地理解本发明的这些和其他特征和优点。
附图说明
14.图1是示意地示出根据一实施方式的半导体器件的透视图；
15.图2是沿图1的线a-a’截取的布局视图；
16.图3是沿图2的线b-b’截取的截面视图；
17.图4是示出根据另一实施方式的半导体器件的布局视图；
18.图5是沿图4的c-c’线截取的截面视图，示出了字线的链结构；
19.图6是示意性示出根据另一实施方式的字线的链结构的视图；以及
20.图7、图8和图9是示意性示出根据其他实施方式的字线的链结构的视图。
具体实施方式
21.参考截面视图、平面视图或框图描述了本公开的实施方式。因此，示例视图的形状可以因制造技术和/或公差而被修改。因此，本公开的实施方式不限于所示出的那些，而是涵盖由于制造工艺导致的各种改变和修改。因此，附图中示出的区域具有示意性性质，并且附图中示出的区域的形状旨在示例器件的区域的特定形状，而不限制本公开的范围。
22.根据以下描述的实施方式，存储单元可以垂直堆叠以增加存储单元密度并减小寄生电容。
23.图1是示意性地示出根据实施方式的半导体器件的透视图。图2是沿图1的线a-a’截取的布局视图。图3是沿图2的线b-b’截取的截面视图。
24.参照图1至图3，半导体器件100可以包括衬底ls和形成在衬底ls上的多个存储单元堆叠mcs1/mcs2。存储单元堆叠mcs1和mcs2可以垂直于衬底ls取向。衬底ls可以限定平面。存储单元堆叠mcs1和mcs2可以被取向为垂直于衬底ls的平面。存储单元堆叠mcs1和mcs2可以沿第一方向d1从衬底ls垂直向上取向。存储单元堆叠mcs1和mcs2中的每一个可以包括存储单元mc的三维阵列。存储单元堆叠mcs1和mcs2中的每一个可以包括多个存储单元mc。在存储单元堆叠mcs1和mcs2中，多个存储单元mc可以沿第一方向d1垂直地堆叠。存储单元堆叠mcs1和mcs2的各个存储单元mc可以包括位线bl、晶体管tr、电容器cap和板线pl。晶体管tr和电容器cap可以沿第二方向d2水平取向。每个存储单元mc可以进一步包括字线wl，并且字线wl可以沿垂直于衬底ls的上表面的第一方向d1垂直地取向。位线bl可以沿平行于衬底ls的上表面的第三方向d3水平地取向。在每个存储单元mc中，位线bl、晶体管tr、电容器cap和板线pl可以沿第二方向d2水平地布置。存储单元堆叠mcs1和mcs2可以被称为存储单元阵列。存储单元堆叠mcs1和mcs2可以包括动态随机存取存储器(dram)存储单元阵列。在另一实施方式中，存储单元堆叠mcs1和mcs2可以包括相变随机存取存储器(pcram)、电阻式随机存取存储器(reram)或磁阻随机存取存储器(mram)，并且电容器cap可以被其他存储元件代替。
25.衬底ls可以由适合于半导体处理的任何材料形成。例如，可以选择衬底ls以包括导电材料、介电材料和半导体材料中的至少一种。可以在衬底ls上形成各种材料。在一实施方式中，衬底ls可以包括半导体衬底，诸如，例如，由含硅的材料形成的半导体衬底。含硅的半导体衬底的示例可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅、它们的组合或它们的多层。衬底ls还可以包括其他半导体材料，诸如锗。衬底ls可以包括iii/v族半导体衬底，例如，化合物半导体衬底，诸如gaas。衬底ls可以包括绝缘体上硅(soi)衬底。
26.衬底ls可以包括外围电路区域(未示出)。例如，外围电路区域可以包括用于控制存储单元阵列mca的多个控制电路。外围电路区域的至少一个控制电路可以包括n沟道晶体管、p沟道晶体管、cmos电路或它们的组合。外围电路区域的至少一个控制电路可以包括地址解码器电路、读取电路和写入电路。外围电路区域中的至少一个控制电路可以包括平面沟道晶体管、凹陷沟道晶体管、埋栅晶体管或鳍式场效应晶体管(finfet)。
27.例如，外围电路区域的至少一个控制电路可以电连接到位线bl。外围电路区域可以包括感测放大器sa，并且感测放大器sa可以电连接到位线。尽管未示出，但是多层级(multi-level)金属互连mlm可以位于存储单元堆叠mcs1和mcs2与衬底ls之间，并且外围电路区域和位线bl可以经由多层级金属互连mlm耦接。
28.位线bl可以沿平行于衬底ls的上表面并且正交于第一方向d1和第二方向d2的第三方向d3延伸。位线bl可以与衬底ls间隔开并且水平地(或横向地)取向。位线bl也可以称为水平取向的位线或水平延伸的位线。位线bl可以由包括例如导电材料的任何合适的材料形成。用于位线bl的合适的材料可以包括硅基材料、金属基材料或它们的组合。例如，用于位线bl的合适的材料可以包括多晶硅、金属、金属氮化物、金属硅化物或它们的组合。沿第三方向d3水平布置的存储单元mc可以共享一个位线bl。在一些实施方式中，位线bl可以由多晶硅、钛氮化物、钨或它们的组合形成。例如，位线bl可以由掺杂有n型杂质的多晶硅或钛氮化物(tin)形成。在一些实施方式中，位线bl可以由钛氮化物和钨的堆叠(tin/w)形成。位线bl还可以包括诸如金属硅化物的欧姆接触层。
29.晶体管tr可以沿平行于衬底ls的表面的第二方向d2水平地布置。即，晶体管tr可以水平地位于位线bl和电容器cap之间。晶体管tr可以位于比衬底ls高的水平处，并且晶体管tr和衬底ls可以彼此间隔开。
30.晶体管tr可以包括有源层act、栅极介电层gd和字线wl。字线wl可以沿第一方向d1垂直地延伸，并且有源层act可以沿第二方向d2水平地延伸。第一方向d1可以是垂直于第二方向d2的方向。有源层act可以自位线bl水平地布置。有源层act可以平行于衬底ls的平面取向。
31.字线wl可以具有穿过有源层act的柱形。字线wl可以被称为柱形字线或垂直字线。栅极介电层gd可以形成在字线wl的侧壁上。栅极介电层gd可以围绕字线wl的侧壁。
32.栅极介电层gd可以由任何合适的材料形成，包括例如硅氧化物、硅氮化物、金属氧化物、金属氧氮化物、金属硅酸盐、高k材料、铁电材料、反铁电材料或它们的组合。在一些实施方式中，栅极介电层gd可以由sio2、si3n4、hfo2、al2o3、zro2、alon、hfon、hfsio或hfsion制成。
33.用于字线wl的合适的材料可以包括金属、金属混合物、金属合金或半导体材料。在
一些实施方式中，用于字线wl的合适的材料可以包括钛氮化物、钨、多晶硅或它们的组合。例如，在一些实施方式中，字线wl可以由其中钛氮化物和钨顺次堆叠的tin/w堆叠制成。字线wl可以由n型功函数材料或p型功函数材料制成。例如，n型功函数材料可以具有4.5或更低的低功函数，而p型功函数材料可以具有4.5或更高的高功函数。
34.字线wl和位线bl可以在彼此交叉的方向上延伸。
35.用于有源层act的合适的材料可以包括诸如多晶硅的半导体材料。有源层act可以包括多个杂质区域。杂质区域可以包括第一源极/漏极区域sd1和第二源极/漏极区域sd2。在一些实施方式中，有源层act可以包括掺杂的多晶硅、未掺杂的多晶硅、非晶硅或氧化物半导体材料。第一源极/漏极区域sd1和第二源极/漏极区域sd2可以掺杂有n型杂质或p型杂质。第一源极/漏极区域sd1和第二源极/漏极区域sd2可以掺杂有相同导电类型的杂质。第一源极/漏极区域sd1和第二源极/漏极区域sd2可以掺杂有n型杂质。第一源极/漏极区域sd1和第二源极/漏极区域sd2可以掺杂有p型杂质。第一源极/漏极区域sd1和第二源极/漏极区域sd2可以包括选自砷(as)、磷(p)、硼(b)、铟(in)及它们的组合中的至少任何一种杂质。位线bl可以电连接到有源层act的第一边缘部分，并且电容器cap可以电连接到有源层act的第二边缘部分。有源层act的第一边缘部分可以由第一源极/漏极区域sd1提供，并且有源层act的第二边缘部分可以由第二源极/漏极区域sd2提供。
36.沿第三方向d3彼此相邻的有源层act可以被分离层(separation layer)il分离和支承。分离层il可以位于沿第三方向d3彼此相邻的存储单元mc之间。分离层il可以位于沿第二方向d2彼此相邻的存储单元mc之间。分离层il可以位于沿第一方向d1位于彼此相邻的存储单元mc之间。分离层il可以包括绝缘材料(或介电材料)，诸如氧化物。
37.电容器cap可以相对于晶体管tr水平地设置。电容器cap可以沿第二方向d2从有源层act水平地延伸。电容器cap可以包括存储节点sn、介电层de和板节点pn。存储节点sn、介电层de和板节点pn可以沿第二方向d2水平地布置。存储节点sn可以具有水平取向的筒形，并且板节点pn可以成形为延伸到存储节点sn的筒内壁和筒外壁。介电层de可以位于存储节点sn内侧，同时围绕板节点pn。板节点pn可以连接到板线pl。存储节点sn可以电连接到第二源极/漏极区域sd2。
38.电容器cap可以是例如金属-绝缘体-金属(mim)电容器。在一实施方式中，存储节点sn和板节点pn可以由金属基材料制成。在一实施方式中，介电层de可以由硅氧化物、硅氮化物、高k材料或它们的组合制成。高k材料可以具有比硅氧化物更高的介电常数。硅氧化物(sio2)可以具有约3.9的介电常数，并且介电层de可以包括具有4或更高的介电常数的高k材料。高k材料可以具有约20或更高的介电常数。合适的高k材料可以包括铪氧化物(hfo2)、锆氧化物(zro2)、铝氧化物(al2o3)、镧氧化物(la2o3)、钛氧化物(tio2)、钽氧化物(ta2o5)、铌氧化物(nb2o5)或锶钛氧化物(srtio3)。在另一实施方式中，介电层de可以由包括两层或更多层的上述高k材料的复合层形成。
39.介电层de可以由锆基氧化物形成。介电层de可以具有包括锆氧化物(zro2)的堆叠结构。包括锆氧化物(zro2)的堆叠结构可以包括za(zro2/al2o3)堆叠或zaz(zro2/al2o3/zro2)堆叠。za堆叠可以具有其中铝氧化物(al2o3)被堆叠在锆氧化物(zro2)上的结构。zaz堆叠可以具有其中锆氧化物(zro2)、铝氧化物(al2o3)和锆氧化物(zro2)顺次堆叠的结构。za堆叠和zaz堆叠可以被称为锆氧化物基层(zro2基层)。在另一实施方式中，介电层de可以
由铪基氧化物形成。介电层de可以具有包括铪氧化物(hfo2)的堆叠结构。包括铪氧化物(hfo2)的堆叠结构可以包括ha(hfo2/al2o3)堆叠或hah(hfo2/al2o3/hfo2)堆叠。ha堆叠可以具有其中铝氧化物(al2o3)被堆叠在铪氧化物(hfo2)上的结构。hah堆叠可以具有其中铪氧化物(hfo2)、铝氧化物(al2o3)和铪氧化物(hfo2)顺次堆叠的结构。ha堆叠和hah堆叠可以被称为铪氧化物基层(hfo2基层)。在za堆叠、zaz堆叠、ha堆叠和hah堆叠中，铝氧化物(al2o3)的带隙可以大于锆氧化物(zro2)和铪氧化物(hfo2)。铝氧化物(al2o3)的介电常数可以低于锆氧化物(zro2)和铪氧化物(hfo2)。因此，介电层de可以包括高k材料与具有比高k材料的带隙大的带隙的高带隙材料的堆叠。介电层de可以包括不同于铝氧化物(al2o3)的硅氧化物(sio2)作为高带隙材料。由于介电层de包含高带隙材料，所以泄漏电流可以被抑制。高带隙材料可以非常薄。例如，高带隙材料可以比高k材料薄。在另一实施方式中，介电层de可以包括其中高k材料和高带隙材料交替堆叠的叠层结构(laminated structure)。例如，它可以包括zaza(zro2/al2o3/zro2/al2o3)、zazaz(zro2/al2o3/zro2/al2o3/zro2)、haha(hfo2/al2o3/hfo2/al2o3)或hahah(hfo2/al2o3/hfo2/al2o3/hfo2)。在如上所述的叠层结构中，铝氧化物(al2o3)可以非常薄。例如，铝氧化物(al2o3)的厚度可以为
40.在另一实施方式中，介电层de可以包括：包括锆氧化物、铪氧化物和铝氧化物的堆叠结构、叠层结构或相互混合的结构。
41.在另一实施方式中，可以在存储节点sn和介电层de之间进一步形成用于减轻泄漏电流的界面控制层(未示出)。界面控制层可以包括钛氧化物(tio2)。界面控制层也可以形成在板节点pn与介电层de之间。
42.用于存储节点sn和板节点pn的合适的材料可以包括金属、贵金属、金属氮化物、导电金属氧化物、导电贵金属氧化物、金属碳化物、金属硅化物或它们的组合。例如，存储节点sn和板节点pn可以由钛(ti)、钛氮化物(tin)、钽(ta)、钽氮化物(tan)、钨(w)、钨氮化物(wn)、钌(ru)、钌氧化物(ruo2)、铱(ir)、铱氧化物(iro2)、铂(pt)、钼(mo)、钼氧化物(moo)、钛氮化物/钨(tin/w)堆叠或钨氮化物/钨(wn/w)堆叠制成。板节点pn可以包括金属基材料和硅基材料的组合。例如，板节点pn可以是钛氮化物/硅锗/钨氮化物(tin/sige/wn)的堆叠。在钛氮化物/硅锗/钨氮化物(tin/sige/wn)堆叠中，硅锗可以是填充存储节点sn的筒体内部的间隙填充材料，而钛氮化物(tin)可以实质上用作电容器cap的板节点。钨氮化物可以是低电阻材料。相邻的板节点pn可以共同地连接到板线pl。板线pl的底部可以与衬底ls绝缘。
43.存储节点sn可以具有三维(3d)结构，并且存储节点sn的3d结构可以是沿第二方向d2取向的水平3d结构。作为3d结构的示例，存储节点sn可以具有筒形、柱形或柱筒(pylinder)形。柱筒形可以指其中柱形和筒形结合的结构。
44.返回参照图3，分离层il和有源层act可以沿第一方向d1交替地堆叠。多个字线wl可以形成为垂直地穿过有源层act和分离层il。沿第三方向d3水平取向的多个位线bl可以形成在与字线wl交叉的方向上。沿第二方向d2在水平方向上彼此相邻的字线wl可以彼此电连接。例如，字线wl可以通过多个互连lhwl和uhwl耦接。多个互连lhwl和uhwl可以包括例如下层级(lower-level)互连lhwl和上层级(upper-level)互连uhwl。下层级互连lhwl可以将字线wl的底部互连。上层级互连uhwl可以连接到任何一个字线wl的上部。下层级互连lhwl可以位于比字线wl低的水平，并且上层级互连uhwl可以位于比字线wl高的水平。可以通过
多个互连lhwl和uhwl在字线wl之间提供电路径。多个互连lhwl和uhwl可以由例如诸如钨的金属基材料形成。多个互连lhwl和uhwl可以沿第二方向d2水平地取向。
45.如上所述，可以通过经由链连接沿第二方向d2水平布置的字线wl来减少字线wl的存取线的数量。字线wl可以被称为柱形字线pwl，并且互连lhwl和uhwl可以被称为水平字线hwl。在另一实施方式中，互连lhwl和uhwl可以被称为水平存取线。
46.如上所述，半导体器件100可以包括从衬底ls沿第一方向d1垂直取向的字线wl和共享该字线wl并沿第一方向d1垂直堆叠的存储单元堆叠mcs1、沿第一方向d1垂直取向的字线wl和共享该字线wl并沿第一方向d1垂直堆叠的存储单元堆叠mcs2、分别连接到存储单元堆叠mcs1的字线wl的上端和存储单元堆叠mcs2的字线wl的上端的上层级互连uhwl、以及将存储单元堆叠mcs1的字线wl的下端与存储单元堆叠mcs2的字线wl的下端互连的下层级互连lhwl。存储单元堆叠mcs2的字线wl可以沿与第一方向d1交叉的第二方向d2与存储单元堆叠mcs1的字线wl水平地间隔开。
47.图4是示出根据另一实施方式的半导体器件的布局视图。图5是沿图4的c-c’线截取的截面视图，示出了字线的链结构。
48.在图4中，与图1至图3所示的附图标记相同的附图标记表示相同的元件。半导体器件200可以类似于图1至图3的半导体器件100。对相同或实质相同的元件的重复描述可以被省略。
49.参照图4和图5，半导体器件200可以包括共享板线pl的镜像存储单元阵列mca。每个镜像存储单元阵列mca可以包括图1至图3中所示的存储单元mc。镜像存储单元阵列mca可以被称为镜像存储单元堆叠mcs。每个存储单元mc可以包括位线bl、晶体管tr和电容器cap。晶体管tr可以包括有源层act、穿过有源层act的字线wl、以及围绕字线wl的侧壁的栅极介电层gd。字线wl可以沿第一方向d1垂直地取向。字线wl可以沿第二方向d2和第三方向d3彼此水平地分开布置。沿第二方向d2水平布置的字线wl可以通过多个互连uhwl和lhwl耦接。沿第二方向d2水平布置的字线wl可以具有链形，其中它们通过多个互连uhwl和lhwl以z字形方式耦接。沿第三方向d3水平布置的字线wl可以不被耦接。即，多个互连uhwl和lhwl可以不耦接沿第三方向d3水平布置的字线wl。
50.图6是示意性地示出根据另一实施方式的字线的链结构的视图。
51.参照图6，半导体器件300可以包括多个存储单元阵列301、302和303。沿第一方向d1垂直布置的存储单元阵列301可以共享字线wl。存储单元阵列302可以包括多个字线wl。沿第二方向d2水平布置的存储单元阵列302的字线wl可以具有链形，它们通过多个互连uhwl和lhwl以z字形的方式被耦接。沿第三方向d3水平布置的存储单元阵列303的字线wl可以不被耦接。存储单元阵列302可以包括存储单元堆叠的水平阵列。每个存储单元堆叠可以包括垂直堆叠的存储单元。存储单元阵列302中的每个存储单元堆叠共享每个字线wl。
52.图7、图8和图9是示意性示出根据其他实施方式的字线的链结构的视图。在图7至图9中，与图1至图6所示的附图标记相同的附图标记表示表示相同的元件。半导体器件401、402和403可以类似于图1至图6的半导体器件100、200和300。对相同或实质相同的元件的重复描述可以被省略。
53.参照图7，半导体器件401可以包括多个存储单元阵列301、302和303。沿第一方向d1垂直布置的存储单元阵列301可以共享字线wl。沿第二方向d2水平布置的存储单元阵列
302的字线wl可以具有通过上层级互连uhwl被耦接的链形。沿第三方向d3水平布置的存储单元阵列303的字线wl可以不被耦接。与图6的半导体器件300不同，图7的半导体器件401可以不包括下层级互连lhwl。
54.参照图8，半导体器件402可以包括多个存储单元阵列301、302和303。沿第一方向d1垂直布置的存储单元阵列301可以共享字线wl。沿第二方向d2水平布置的存储单元阵列302的字线wl可以具有通过下层级互连lhwl被耦接的链形。沿第三方向d3水平布置的存储单元阵列303的字线wl可以不被耦接。与图6的半导体器件300不同，图8的半导体器件402可以不包括上层级互连uhwl。
55.参照图9，半导体器件403可以包括多个存储单元阵列301、302和303。沿第一方向d1垂直布置的存储单元阵列301可以共享字线wl。沿第二方向d2水平布置的奇序号的存储单元阵列302的字线wl可以具有链形，其中奇序号的存储单元阵列302的字线wl通过上层级互连uhwl被耦接。沿第二方向d2水平布置的偶序号的存储单元阵列302的字线wl可以具有链形，其中偶序号的存储单元阵列302的字线wl通过下层级互连lhwl被耦接。沿第三方向d3水平布置的存储单元阵列303的字线wl可以不被耦接。
56.尽管参考本公开的各种实施方式示出和描述了本公开，但是本领域的普通技术人员将容易理解，在不脱离本公开的范围的情况下可以对其进行各种改变或修改。