半导体单元结构及形成集成电路的方法与流程

1.本揭示内容是关于一种半导体单元结构及形成集成电路的方法。


背景技术：

2.将集成电路(integrated circuit；ic)微型化的进来趋势已产生消耗较少电源而在较高速度下提供更多功能性的较小装置。微型化制程亦已产生对ic电路的布局设计的更严格限制。当平行于电源轨道的水平绕线轨经设计用于连接至单元结构中的晶体管的各种栅极端、源极端及漏极端时，可用于连接的水平绕线轨的数目是有限的。用于将水平绕线轨连接至单元结构中的晶体管的各种栅极端、源极端及漏极端的通孔连接器的位置亦承受设计规则限制。


技术实现要素：

3.本揭示内容包含一种半导体单元结构。半导体单元结构包括第一类型晶体管及第二类型晶体管。第一类型晶体管具有在处于一第一对准边界与一第二对准边界之间的一第一类型主动区域内对准的通道区域、源极区域及漏极区域，每一对准边界在一第一方向上延伸。第二类型晶体管具有在处于一第一对准边界与一第二对准边界之间的一第二类型主动区域内对准的通道区域、源极区域及漏极区域，每一对准边界在第一方向上延伸。第二类型主动区域的第一对准边界邻近于第一类型主动区域的第一对准边界，且沿着垂直于第一方向的一第二方向与第一类型主动区域的第一对准边界分开。半导体单元结构亦包括一第一电源轨道及一第二电源轨道。第一电源轨道在第一方向上延伸且具有邻近第一类型主动区域的一长边缘。第二电源轨道在第一方向上延伸且具有邻近第二类型主动区域的一长边缘。第一电源轨道的长边缘与第一类型主动区域的第一对准边界之间的沿着第二方向的一第一距离与第二电源轨道的长边缘与第二类型主动区域的第一对准边界之间的沿着第二方向的一第二距离相差一预定距离。
4.本揭示内容包含一种半导体单元结构。半导体单元结构包括第一类型晶体管及第二类型晶体管。第一类型晶体管具有在处于一第一对准边界与一第二对准边界之间的一第一类型主动区域内对准的通道区域、源极区域及漏极区域，每一对准边界在一第一方向上延伸。第二类型晶体管具有在处于一第一对准边界与一第二对准边界之间的一第二类型主动区域内对准的通道区域、源极区域及漏极区域，每一对准边界在第一方向上延伸。第二类型主动区域的第一对准边界邻近于第一类型主动区域的第一对准边界，且沿着垂直于第一方向的一第二方向与第一类型主动区域的第一对准边界分开。半导体单元结构亦包括在第二方向上延伸的一栅极条带及在第一方向上延伸的四个绕线轨。栅极条带被分成一第一栅极条带片段及一第二栅极条带片段。第一栅极条带片段在第一类型晶体管中的一者的一通道区域上方与第一类型主动区域相交，且第二栅极条带片段在第二类型晶体管的一通道区域上方与第二类型主动区域相交。四个绕线轨包括彼此邻近且定位于一第一外绕线轨与一第二外绕线轨之间的两个内绕线轨。第一外绕线轨及第二外绕线轨中的每一者具有邻近两
个内绕线轨的一内侧。第一外绕线轨的内侧与第一类型主动区域的第一对准边界之间的沿着第二方向的一第一距离与第二外绕线轨的内侧与第二类型主动区域的第一对准边界之间的沿着第二方向的一第二距离相差一预定距离。
5.本揭示内容包含一种形成一集成电路的方法。方法包含通过一处理器产生集成电路的一布局设计，其中产生布局设计包含：产生处于一第一对准边界与一第二对准边界之间的一第一类型主动区域图案，每一对准边界在一第一方向上延伸；产生处于一第一对准边界与一第二对准边界之间的一第二类型主动区域图案，每一对准边界在第一方向上延伸，其中第二类型主动区域图案的第一对准边界邻近于第一类型主动区域图案的第一对准边界且沿着垂直于第一方向的一第二方向与第一类型主动区域图案的第一对准边界分开；产生规定一第一电源轨道的一第一电源轨道图案，第一电源轨道在第一方向上延伸且具有邻近第一类型主动区域图案的一长边缘；以及产生规定一第二电源轨道的一第二电源轨道图案，第二电源轨道在第一方向上延伸且具有邻近第二类型主动区域图案的一长边缘，其中第一电源轨道图案的长边缘与第一类型主动区域图案的第一对准边界之间的沿着第二方向的一第一距离与第二电源轨道图案的长边缘与第二类型主动区域图案的第一对准边界之间的沿着第二方向的一第二距离相差一预定距离。
附图说明
6.本揭示内容的态样将在结合附图阅读时自以下详细描述最佳地了解。请注意，根据产业中的标准方法，各种特征未按比例绘制。实际上，为了论述清楚起见，各种特征的尺寸可以任意地增大或减小。
7.根据一些实施例，图1a是具有两个晶体管的半导体单元结构的部分布局图；
8.根据一些实施例，图1b是沿着图1a中的切割线pp’的半导体单元结构的横截面图；
9.根据一些替代实施例，图2a是半导体单元结构的部分布局图；
10.根据一些替代实施例，图2b是沿着图2a中的切割线pp’的半导体单元结构的横截面图；
11.根据一些实施例，图3a至图3c是具有四个晶体管的半导体单元结构的部分布局图；
12.根据一些实施例，图3d是图3c中的部分布局图的棒状图；
13.根据一些实施例，图3e是如图3c中的棒状图所规定的半导体单元结构的等效电路；
14.根据一些实施例，图3f是图3e的半导体单元结构结合额外电路装置的电路图；
15.根据一些实施例，图4a至图4c是具有十二个晶体管的半导体单元结构的部分布局图；
16.根据一些实施例，图4d是图4c中的部分布局图的棒状图；
17.根据一些实施例，图4e是如图4d中的棒状图所规定的半导体单元结构的等效电路的电路图；
18.根据一些实施例，图4f是图4e中的电路的不同格式的电路图；
19.根据一些实施例，图5是产生集成电路的布局设计的方法的流程图；
20.图6是根据一些实施例的电子设计自动化(electronic design automation；eda)
系统的方块图；
21.根据一些实施例，图7是集成电路(integrated circuit；ic)制造系统及与该ic制造系统相关联的ic制造流程的方块图。
22.【符号说明】
23.40:电源轨道
24.41、61:长边缘
25.50p:主动区域
26.50n:主动区域
27.51p、51n:第一对准边界
28.52p、52n:第二对准边界
29.60:电源轨道
30.100、200、300、400:半导体单元结构
31.101、102、103、104:边界
32.110:绕线轨
33.111、141:内侧
34.120、130:绕线轨
35.140:绕线轨
36.154、155、156、351、352、354、359、451、452、453、454、456、457、458、459:栅极条带
37.155p:第一栅极条带片段
38.155n:第二栅极条带片段
39.191、192、195、391、392、395、491、492、495:多晶硅切割图案
40.301、302、303、304、401、402、403、404:边界
41.310、320、330、342、344、412、414、416、422、424、432、434、442、444:绕线轨
42.352p、352n、354p、354n、454p、454n、456p、456n:栅极条带片段
43.362、364、366、462、463p、463n、464、465、466、467p、467n、468
44.:导电片段
45.382、384、482、484、486、488、489:垂直绕线轨
46.500:方法
47.510、520、530、540、550:操作
48.600:系统
49.602:处理器
50.604:储存媒体
51.606:计算机程序码
52.607:数据库
53.608:总线
54.610:i/o接口
55.612:网络接口
56.614:网络
57.642:使用者界面(ui)
58.700:系统
59.720:设计室
60.722:ic设计布局图
61.730:遮罩室
62.732:数据准备
63.744:遮罩制造
64.745:遮罩
65.750:ic制造商/制造者(“晶圆厂”)
66.752:制造工具
67.753:半导体晶圆
68.760:ic装置
具体实施方式
69.以下揭示内容提供用于实施提供的标的的不同特征的许多不同实施例或实例。组件、材料、值、步骤、操作、配置或类似者的特定实例将在下文描述以简化本揭示内容。当然，此等各者仅为实例且不欲为限制性的。其他组件、值、操作、材料、配置或类似者是预期的。举例而言，在随后的描述中的第一特征形成于第二特征上方或上可包括第一特征及第二特征是直接接触地形成的实施例，且亦可包括额外特征可形成于第一特征与第二特征之间，使得第一特征及第二特征不可直接接触的实施例。另外，本揭示内容可在各种实例中重复参考数字及/或字母。此重复是出于简单及清楚的目的且本身并不规定论述的各种实施例及/或组态之间的关系。
70.此外，为了方便用于描述如诸图中图示的一个装置或特征与另一装置或特征的关系的描述，在本文中可使用空间相关术语，诸如“在
……
下面”、“在
……
之下”、“下部”、“在
……
之上”、“上部”及类似术语。空间相关术语意欲涵盖除了诸图中所描绘的定向以外的装置在使用或操作时的不同定向。设备可另外定向(旋转90
°
或处于其他定向)，且本文中所使用的空间相关描述符可类似地加以相应解释。
71.ic电路的布局设计经常包括许多单元的布局设计。布局设计中的单元中的每一者规定如何制造对应的半导体单元结构。布局图中的单元经常包括p型主动区域及n型主动区域。如布局图中所绘制的p型主动区域是处于第一对准边界与第二对准边界之间的区域，该区域用于对准单元中的p通道场效晶体管(p型晶体管)的通道区域、源极区域及漏极区域。如布局图中所绘制的n型主动区域是处于第一对准边界与第二对准边界之间的区域，该区域用于对准单元中的n通道场效晶体管(n型晶体管)的通道区域、源极区域及漏极区域。在制造出的半导体装置中，每一类型的主动区域的第一对准边界及第二对准边界可通过识别同一类型的晶体管的源极区域、漏极区域及/或通道区域的各种已对准边界来识别。因此，对应的第一对准边界与对应的第二对准边界之间的每一主动区域亦可在制造出的半导体装置中识别。
72.在ic电路的一些布局设计中，p型主动区域与第一电源轨道(例如，vdd的电源轨道)之间的间距与n型主动区域与第二电源轨道(例如，vss的电源轨道)之间的间距紧密匹配。主动区域的各种匹配设计可能无意地造成对用于将水平绕线轨连接至单元设计中的晶
体管的各种栅极端、源极端及漏极端的通孔连接器的位置的限制。当p型主动区域及n型主动区域经设计具有预定偏移时，对一些通孔连接器的位置的设计规则限制被放松或得到改良。
73.根据一些实施例，图1a是半导体单元结构100的部分布局图。根据一些实施例，图1b是沿着图1a中的切割线p-p’的半导体单元结构100的横截面图。半导体单元结构100包括在x方向上延伸的两个主动区域(例如，主动区域50p及50n)及在x方向上延伸的四个绕线轨(例如，绕线轨110、120、130及140)。在半导体单元结构100的四个边界(例如，边界101、102、103及104)内，在图1a的布局图中描绘出在折线br1与br2之间的主动区域及绕线轨的部分。在一些替代实施例中，半导体单元结构100包括多于四个的在x方向上延伸的绕线轨。在一些替代实施例中，半导体单元结构100包括少于四个的在x方向上延伸的绕线轨。
74.图1a至图1b中的两个主动区域包括p型主动区域50p及n型主动区域50n。p型主动区域50p具有各自在x方向上延伸的第一对准边界51p及第二对准边界52p。n型主动区域50n具有各自在x方向上延伸的第一对准边界51n及第二对准边界52n。p型主动区域50p的第一对准边界51p与n型主动区域50n的第一对准边界51n相邻。p型主动区域50p及n型主动区域50n在垂直于x方向的y方向上彼此分开。p型主动区域50p具有宽度w1，且n型主动区域50n具有宽度w2。p型主动区域50p的第一对准边界51p与n型主动区域50n的第一对准边界51n沿着y方向分开一距离l12。p型主动区域50p的第二对准边界52p与半导体单元结构100的第一边界101沿着y方向分开一距离l1b。n型主动区域50n的第二对准边界52n与半导体单元结构100的第二边界102沿着y方向分开一距离l2b。
75.在图1a至图1b中，第一边界101与第二边界102之间的沿着y方向的距离为单元的高度h。在单元的某一设计中，若p型主动区域50p及n型主动区域50n是无偏移地实施，则当单元的高度h小于临限单元高度时，设计规则强加对用于与绕线轨(例如，绕线轨110、120、130及140)连接的通孔连接器的位置的额外限制。在图1a至图1b中，p型主动区域50p及n型主动区域50n是有偏移地实施。举例而言，宽度w1在0.18h至0.20h的范围内，而宽度w2在0.10h至0.12h的范围内。在该实例中，距离l1b在0.17h至0.19h的范围内，且距离l2b在0.17h至0.19h的范围内，且距离l12在0.35h至0.39h的范围内。在一些实施例中，针对具有小于500纳米的高度h的单元实施主动区域(例如，主动区域50p及50n)的偏移。在一些实施例中，针对具有小于400纳米的高度h的单元实施主动区域(例如，主动区域50p及50n)的偏移。在一些实施例中，针对具有小于300纳米的高度h的单元实施主动区域(例如，主动区域50p及50n)的偏移。
76.在图1a至图1b中，半导体单元结构100进一步包括各自在x方向上延伸的第一电源轨道40及第二电源轨道60。第一电源轨道40具有邻近p型主动区域50p的长边缘41。第二电源轨道60具有邻近n型主动区域50n的长边缘61。第一电源轨道40的长边缘41与第二电源轨道60的长边缘61之间的沿着y方向的分离距离小于500纳米。在一些实施例中，分离距离d小于400纳米。在一些实施例中，分离距离d小于300纳米。第一电源轨道40的长边缘41与p型主动区域的第一对准边界51p之间的沿着y方向的第一距离d1大于第二电源轨道的长边缘61与n型主动区域50n的第一对准边界51n之间的沿着y方向的第二距离d2。在一些实施例中，该预定距离至少为电源轨道的分离距离d的10％，即d1-d2≥0.1d。在一些实施例中，该预定距离至少为电源轨道的分离距离d的20％，即d1-d2≥0.2d。当预定距离d1-d2足够大时，放
松对用于与绕线轨(例如，绕线轨110、120、130及140)连接的通孔连接器的位置的一些设计规则限制。在一些实施例中，自第一电源轨道的长边缘至p型主动区域50p的第二对准边界52p的沿着y方向的第一分离距离等于自第二电源轨道的长边缘至n型主动区域50n的第二对准边界52n的沿着y方向的第二分离距离。在一些实施例中，自第一电源轨道的长边缘至p型主动区域50p的第二对准边界52p的沿着y方向的第一分离距离不同于自第二电源轨道的长边缘至n型主动区域50n的第二对准边界52n的沿着y方向的第二分离距离。
77.在图1a至图1b中，在四个绕线轨(例如，110、120、130及140)中，两个内绕线轨(例如，120及130)相邻，且该两个内绕线轨定位于第一外绕线轨110与第二外绕线轨140之间。在一些实施例中，四个绕线轨(例如，110、120、130及140)具有沿着y方向的相等轨宽度且以相等距离分开(例如，p12＝p23＝p34)。第一外绕线轨110具有在x方向上延伸、邻近两个内绕线轨中的一者(例如，120)的内侧111。第二外绕线轨140具有在x方向上延伸、邻近两个内绕线轨中的另一者(例如，130)的内侧141。第一外绕线轨110的内侧111与第二外绕线轨140的内侧141之间的沿着y方向的分离距离s小于500纳米。在一些实施例中，分离距离s小于400纳米。在一些实施例中，分离距离s小于300纳米。第一外绕线轨110的内侧111与p型主动区域50p的第一对准边界51p之间的沿着y方向的第一距离s1大于第二外绕线轨140的内侧141与n型主动区域50n的第一对准边界51n之间的沿着y方向的第二距离s2。在一些实施例中，该预定距离至少为外绕线轨的内侧(例如，111及141)之间的分离距离s的10％，即s1-s2≥0.1s。在一些实施例中，该预定距离至少为电源轨道的分离距离s的20％，即s1-s2≥0.2s。当预定距离s1-s2足够大时，放松对用于与绕线轨(例如，110、120、130及140)连接的通孔连接器的位置的一些设计规则限制。
78.在图1a至图1b中，半导体单元结构100进一步包括在y方向上延伸的多个栅极条带(例如，154、155及156)。在图1a中的部分布局图中，多晶硅切割图案191及192靠近半导体单元结构100的两个边界定位，且多晶硅切割图案195定位于半导体单元结构100的边界内。多晶硅切割图案191靠近第一边界101定位且规定栅极条带154、155及156在该些栅极条带越过第一边界101之前终止，此防止该些栅极条带直接延伸至在第一边界101的另一侧上的相邻单元。多晶硅切割图案192靠近第二边界102定位且规定栅极条带154、155及156在该些栅极条带越过第二边界102之前终止，此防止该些栅极条带直接延伸至在第二边界102的另一侧上的相邻单元。多晶硅切割图案195定位于栅极条带155上方以将栅极条带155划分成第一栅极条带片段155p及第二栅极条带片段155n。第一栅极条带片段155p在p通道场效晶体管的通道区域上方与p型主动区域50p相交，且第二栅极条带片段155n在n通道场效晶体管的通道区域上方与n型主动区域50n相交。形成于p型主动区域50p内的p通道场效晶体管为纳米片晶体管或纳米线晶体管。形成于n型主动区域50n内的n通道场效晶体管亦为纳米片晶体管或纳米线晶体管。提供纳米片晶体管及纳米线晶体管以作为形成于图1a至图1b中的主动区域上方的晶体管的实例。用于图1a至图1b中的半导体单元结构100的与纳米片晶体管及纳米线晶体管相容的其他类型的晶体管亦在本揭示内容的预期范畴内。
79.在图1a至图1b中，半导体单元结构100进一步包括多个通孔连接器(例如，vg1、vg2及vg3)。通孔连接器vg1将第一栅极条带片段155p连接至内绕线轨120。通孔连接器vg2将第一栅极条带片段155p连接至第一外绕线轨110。通孔连接器vg3将第二栅极条带片段155n连接至第二外绕线轨140。在一些实施例中，半导体单元结构100不包括用于将第一栅极条带
片段155p连接至第一外绕线轨110的通孔连接器vg2。在一些实施例中，半导体单元结构100不包括用于将第二栅极条带片段155n连接至第二外绕线轨140的通孔连接器vg3。当p型主动区域50p与n型主动区域50n之间的沿着y方向的位置偏移(例如，如通过预定距离d1-d2或s1-s2所量测)变得足够大时，有可能移除与将第一栅极条带片段155p连接至内绕线轨120的通孔连接器vg1的位置相关联的一些设计规则违规。
80.在如图1a至图1b所示的实施例中，半导体单元结构100包括将第一栅极条带片段155p连接至内绕线轨120的通孔连接器vg1。在如图2a至图2b所示的一些替代实施例中，半导体单元结构100包括将第二栅极条带片段155n连接至内绕线轨130的通孔连接器vg1。
81.图2a是根据一些替代实施例的半导体单元结构100的部分布局图。图2b是根据一些替代实施例的沿着图2a中的切割线p-p’的半导体单元结构100的横截面图。类似于图1a至图1b中的半导体单元结构100，图2a至图2b中的半导体单元结构200亦包括在x方向上延伸的两个主动区域(例如，50p及50n)、在x方向上延伸的四个绕线轨(例如，110、120、130及140)、在x方向上延伸的两个电源轨道(例如，40及60)及在y方向上延伸的多个栅极条带(例如，154、155及156)。栅极条带155包括第一栅极条带片段155p及第二栅极条带片段155n。
82.在图1a至图1b及图2a至图2b两者中，第一电源轨道40的长边缘41与第二电源轨道60的长边缘61之间的沿着y方向的分离距离d小于500纳米。在一些实施例中，分离距离d小于400纳米。在一些实施例中，分离距离d小于300纳米。对于图1a至图1b中的半导体单元结构100，第一电源轨道40的长边缘41与p型主动区域的第一对准边界51p之间的沿着y方向的第一距离d1比该第二电源轨道的长边缘61与n型主动区域50n的第一对准边界51n之间的沿着y方向的第二距离d2大一预定距离。相比之下，对于图2a至图2b中的半导体单元结构200，第一电源轨道40的长边缘41与p型主动区域的第一对准边界51p之间的沿着y方向的第一距离d1比第二电源轨道的长边缘61与n型主动区域50n的第一对准边界51n之间的沿着y方向的第二距离d2小一预定距离。在一些实施例中，该预定距离至少为电源轨道的分离距离d的10％，即d2-d1≥0.1d。在一些实施例中，该预定距离至少为电源轨道的分离距离d的20％，即d2-d1≥0.2d。当预定距离d2-d1足够大时，放松对用于与绕线轨(例如，110、120、130及140)连接的通孔连接器的位置的一些设计规则限制。
83.在图1a至图1b及图2a至图2b两者中，第一外绕线轨110的内侧111与第二外绕线轨140的内侧141之间的沿着y方向的分离距离s小于500纳米。在一些实施例中，分离距离s小于400纳米。在一些实施例中，分离距离s小于300纳米。对于图1a至图1b中的半导体单元结构100，第一外绕线轨110的内侧111与p型主动区域50p的第一对准边界51p之间的沿着y方向的第一距离s1比第二外绕线轨140的内侧141与n型主动区域50n的第一对准边界51n之间的沿着y方向的第二距离d2大一预定距离。相比之下，对于图2a至图2b中的半导体单元结构200，第一外绕线轨110的内侧111与p型主动区域50p的第一对准边界51p之间的沿着y方向的第一距离s1比第二外绕线轨140的内侧141与n型主动区域50n的第一对准边界51n之间的沿着y方向的第二距离s2大一预定距离。在一些实施例中，该预定距离至少为外绕线轨的内侧(例如，111及141)之间的分离距离s的10％，即s2-s1≥0.1s。在一些实施例中，该预定距离至少为电源轨道的分离距离s的20％，即s2-s1≥0.2s。当预定距离s2-s1足够大时，放松对用于与绕线轨(例如，110、120、130及140)连接的通孔连接器的位置的一些设计规则限制。
84.如同图1a至图1b中的半导体单元结构100，图2a至图2b中的半导体单元结构200亦包括多个通孔连接器(例如，vg1、vg2及vg3)。然而，图2a至图2b中的通孔连接器vg1将不同的栅极条带片段连接至不同的内绕线轨。在图1a至图1b中，通孔连接器vg1将第一栅极条带片段155p连接至内绕线轨120。在图2a至图2b中，通孔连接器vg1将第二栅极条带片段155n连接至内绕线轨130。在图1a至图1b及图2a至图2b两者中，通孔连接器vg2将第一栅极条带片段155p连接至第一外绕线轨110。通孔连接器vg3将第二栅极条带片段155n连接至第二外绕线轨140。在一些实施例中，半导体单元结构100不包括用于将第一栅极条带片段155p连接至第一外绕线轨110的通孔连接器vg2。在一些实施例中，半导体单元结构100不包括用于将第二栅极条带片段155n连接至第二外绕线轨140的通孔连接器vg3。
85.在图1a至图1b及图2a至图2b两者中，第一栅极条带片段155p与p型主动区域50p相交且在p型主动区域50p中形成p通道场效晶体管的栅极，且第二栅极条带片段155n与n型主动区域50n相交且在n型主动区域50n中形成n通道场效晶体管的栅极。确切地说，在图1a至图1b中，通孔连接器vg1及通孔连接器vg2使得p通道场效晶体管的栅极能够经由第一栅极条带片段155p连接至绕线轨110及120中的一者或两者，而通孔连接器vg3使得n通道场效晶体管的栅极能够经由第二栅极条带片段155n连接至绕线轨140。在图2a至图2b中，通孔连接器vg1及通孔连接器vg3使得n通道场效晶体管的栅极能够经由第二栅极条带片段155n连接至绕线轨130及140中的一者或两者，而通孔连接器vg2使得p通道场效晶体管的栅极能够经由第一栅极条带片段155p连接至绕线轨110。当p型主动区域50p与n型主动区域50n之间的沿着y方向的位置偏移(例如，如通过预定距离d2-d1或s2-s1所量测)变得足够大时，有可能移除与将第二栅极条带片段155n连接至绕线轨130的通孔连接器vg1的位置相关联的一些设计规则违规。
86.用于将绕线轨连接至同一栅极条带的栅极条带片段的通孔连接器(vg1、vg2及vg3)的可用性提供用于形成半导体单元结构中的各种电路的某种绕线灵活性。如与一些替代设计相比，绕线灵活性使得半导体单元结构能够被设计成具有减小的单元宽度，在该些替代设计中，没有通孔连接器可用于将两个内绕线轨中的一者(例如，120或130)连接至在已连接至两个外绕线轨中的一者或两者(例如，110及/或140)的同一栅极条带(例如，155)下的晶体管的栅极。具有减小的单元宽度的半导体单元结构的实例展示于图3a至图3d中及图4a至图4d中。
87.根据一些实施例，图3a至图3c是半导体单元结构300的部分布局图。图3a至图3c的部分布局图将半导体单元结构300的各种布局元件包括在单元边界301、302、303及304内。确切地说，在图3a中，半导体单元结构300包括p型主动区域50p、n型主动区域50n及多晶硅切割图案(例如，391、392及395)。
88.半导体单元结构300亦包括四个栅极条带(例如，351、352、354及359)及三个导电片段(例如，362、364及366)。在一些实施例中，四个栅极条带(例如，351、352、354及359)以相等的间距距离分开，且两个邻近栅极条带之间的间距距离为一个接触多晶硅间距(contacted poly pitch；cpp)。多晶硅切割图案391及392使四个栅极条带(例如，351、352、354及359)靠近半导体单元结构300的水平边界301及302终止。多晶硅切割图案395将栅极条带352划分成栅极条带片段352p及352n。多晶硅切割图案395亦将栅极条带354划分成栅极条带片段354p及354n。在一些实施例中，栅极条带351及359是不用于形成晶体管的栅极
的虚设栅极条带。
89.在图3a中，栅极条带片段352p及354p与p型主动区域50p相交且对应地形成p通道场效晶体管tp1的栅极及p通道场效晶体管tp2的栅极。栅极条带片段352n及354n与n型主动区域50n相交且对应地形成n通道场效晶体管tn1的栅极及n通道场效晶体管tn2的栅极。导电片段362与p型主动区域50p相交，同时与p通道场效晶体管tp1的第一源极/漏极端形成导电接触。导电片段362亦与n型主动区域50n相交，同时与n通道场效晶体管tn1的第一源极/漏极端形成导电接触。导电片段366与p型主动区域50p相交，同时与p通道场效晶体管tp2的第一源极/漏极端形成导电接触。导电片段366亦与n型主动区域50n相交，同时与n通道场效晶体管tn2的第一源极/漏极端形成导电接触。导电片段364与p型主动区域50p相交，同时与p通道场效晶体管tp1及tp2的第二源极/漏极端形成导电接触。导电片段364亦与n型主动区域50n相交，同时与n通道场效晶体管tn1及tn2的第二源极/漏极端形成导电接触。在图3a中，半导体单元结构300亦包括四个通孔连接器vg，该些通孔连接器用于将栅极条带片段352p、354p、352n及354n中的每一者连接至在x方向上延伸的对应绕线轨。
90.根据一些实施例，图3b是半导体单元结构300中的绕线轨、电源轨道及通孔连接器的部分布局图。确切地说，半导体单元结构300包括在x方向上延伸的水平绕线轨310、320、330、342及342及在y方向上延伸的垂直绕线轨382及384。在一些实施例中，水平绕线轨310、320、330、342具有沿着y方向的相等轨宽度且以相等间距距离分开。半导体单元结构300亦包括在x方向上延伸的电源轨道40及60。在一些实施例中，水平绕线轨(例如，310、320、330、342及342)是在上覆于层间介电质(interlayer dielectric；ild)的第一金属层(例如，有时标记为m0层)中制造，该第一金属层覆盖连接栅极端的栅极条带片段及连接源极/漏极端的导电片段，而垂直绕线轨(例如，382及384)是在第二金属层(例如，有时标记为m1层)中制造，该第二金属层在该第一金属层与该第二金属层之间的金属间介电质(inter-metal dielectric；imd)上。在一些实施例中，电源轨道40及60是在第一金属层(例如，有时标记为m0层)中制造。在一些替代实施例中，电源轨道40及60是制造为位于第一金属层之下的埋入式电源轨道。在图3b中，半导体单元结构300亦包括四个通孔连接器v0。两个通孔连接器v0将垂直绕线轨382连接至水平绕线轨310及342，且两个通孔连接器v0将垂直绕线轨384连接至水平绕线轨320及344。
91.根据一些实施例，图3c是自图3a及图3b的叠加部分布局图产生的半导体单元结构300的部分布局图。根据一些实施例，图3d是图3c中的部分布局图的棒状图。根据一些实施例，图3e是如图3c中的棒状图所规定的半导体单元结构300的等效电路。如图3c至图3e所示，导电片段362将晶体管tp1的第一源极/漏极端与晶体管tn1的第一源极/漏极端连接。导电片段366将晶体管tp2的第一源极/漏极端与晶体管tn2的第一源极/漏极端连接。晶体管tp1及tp2的第二源极/漏极端经由导电片段364连接至晶体管tn1及tn2的第二源极/漏极端。晶体管tp1的栅极端经由栅极条带片段352p、水平绕线轨320、垂直绕线轨384、水平绕线轨344及栅极条带片段354n连接至晶体管tn2的栅极端。晶体管tp2的栅极端经由栅极条带片段354p、水平绕线轨310、垂直绕线轨382、水平绕线轨342及栅极条带片段352n连接至晶体管tn1的栅极端。半导体单元结构300的连接端z由连接至导电片段366的导体提供。作为使用半导体单元结构300作为子电路的一实例，图3f是结合额外电路装置的半导体单元结构300的电路图。在图3f中，半导体单元结构300的连接端z连接至p通道场效晶体管tp3的漏
极端及n通道场效晶体管tn3的漏极端。p通道场效晶体管tp3的源极端连接至电源线vdd，且n通道场效晶体管tn3的源极端连接至电源线vss。
92.在图3c中，第一电源轨道40的长边缘41与p型主动区域的第一对准边界51p之间的沿着y方向的第一距离d1与第二电源轨道的长边缘61与n型主动区域50n的第一对准边界51n之间的沿着y方向的第二距离d2相差一预定距离。在一些实施例中，该预定距离至少为电源轨道的分离距离d的10％，即|d1-d2|≥0.1d。在一些实施例中，该预定距离至少为电源轨道的分离距离d的20％，即|d1-d2|≥0.2d。在图3a至图3c中，因为p型主动区域与n型主动区域50n偏移预定距离|d1-d2|，所以连接器vg可用于在将栅极条带片段352n连接至绕线轨342的同时将栅极条带片段352p连接至绕线轨320。图3a至图3c中的布局中的半导体单元结构300的单元宽度为三个cpp。在如图3f所示的相同半导体单元结构300的一些替代布局设计中，该些替代布局设计的单元宽度可选取四个或五个cpp。在该些替代布局设计中，当栅极条带片段352p及栅极条带片段352n垂直对准时，随着单元高度变得更小，若栅极条带片段352n经由另一通孔连接器vg连接至绕线轨342，则连接器vg不能用于将栅极条带片段352p连接至绕线轨320。
93.用于将绕线轨连接至同一栅极条带的栅极条带片段的通孔连接器(vg1、vg2及vg3)的可用性提供用于形成半导体单元结构中的各种电路的某种绕线灵活性。
94.根据一些实施例，图4a至图4c是半导体单元结构400的部分布局图。图4a至图4c的部分布局图将半导体单元结构400的各种布局元件包括在单元边界401、402、403及404内。确切地说，在图4a中，半导体单元结构400包括p型主动区域50p、n型主动区域50n及多晶硅切割图案(例如，491、492及495)。半导体单元结构400亦包括多个栅极条带(例如，451、452、453、454、456、457、458及459)及多个导电片段(例如，462、463p、463n、464、465、466、467p、467n及468)。在一些实施例中，多个栅极条带以相等的间距距离分开，且两个邻近栅极条带之间的间距距离为一个接触多晶硅间距(contacted poly pitch；cpp)。多晶硅切割图案491及492使多个栅极条带(451、452、453、454、456、457、458及459)靠近半导体单元结构400的水平边界401及402终止。多晶硅切割图案395将栅极条带454划分成栅极条带片段454p及454n。多晶硅切割图案395亦将栅极条带456划分成栅极条带片段456p及456n。在一些实施例中，栅极条带451及459是不用于形成晶体管的栅极的虚设栅极条带。
95.在图4a中，栅极条带片段454p及456p与p型主动区域50p相交且对应地形成p通道场效晶体管t4p的栅极及p通道场效晶体管t6p的栅极。栅极条带片段454n及456n与n型主动区域50n相交且对应地形成n通道场效晶体管t4n的栅极及n通道场效晶体管t6n的栅极。栅极条带片段452与p型主动区域50p及n型主动区域50n相交，从而对应地形成p通道场效晶体管t2p的栅极及n通道场效晶体管t2n的栅极。栅极条带片段453与p型主动区域50p及n型主动区域50n相交，从而对应地形成p通道场效晶体管t3p的栅极及n通道场效晶体管t3n的栅极。栅极条带片段457与p型主动区域50p及n型主动区域50n相交，从而对应地形成p通道场效晶体管t7p的栅极及n通道场效晶体管t7n的栅极。栅极条带片段458与p型主动区域50p及n型主动区域50n相交，从而对应地形成p通道场效晶体管t8p的栅极及n通道场效晶体管t8n的栅极。
96.在图4a中，导电片段463p与p型主动区域50p相交，同时与p通道场效晶体管t2p及t3p的源极/漏极端形成导电接触。导电片段463n与n型主动区域50n相交，同时与n通道场效
晶体管t2n及t3n的源极/漏极端形成导电接触。导电片段467p与p型主动区域50p相交，同时与p通道场效晶体管t7p及t8p的源极/漏极端形成导电接触。导电片段467n与n型主动区域50n相交，同时与n通道场效晶体管t7n及t8n的源极/漏极端形成导电接触。
97.在图4a中，导电片段462与p型主动区域50p及n型主动区域50n相交，从而将晶体管t2p的漏极端与晶体管t2n的漏极端连接。导电片段464与p型主动区域50p及n型主动区域50n相交，从而将晶体管t3p及t4p的源极/漏极端与晶体管t3n及t4n的源极/漏极端连接。导电片段465与p型主动区域50p及n型主动区域50n相交，从而将晶体管t4p及t6p的源极/漏极端与晶体管t4n及t6n的源极/漏极端连接。导电片段466与p型主动区域50p及n型主动区域50n相交，从而将晶体管t6p及t7p的源极/漏极端与晶体管t6n及t7n的源极/漏极端连接。导电片段468与p型主动区域50p及n型主动区域50n相交，从而将晶体管t8p的漏极端与晶体管t8n的漏极端连接。
98.在图4a中，半导体单元结构400包括四个通孔连接器vg，每一通孔连接器vg将栅极条带片段454p、456p、454n及456n中的一者连接至在x方向上延伸的水平绕线轨。半导体单元结构400亦包括另外四个通孔连接器vg，每一通孔连接器vg将栅极条带452、453、457及458中的每一者连接至在x方向上延伸的水平绕线轨。在图4a中，半导体单元结构400仍包括三个通孔连接器vd，每一通孔连接器将导电片段462、465及468中的一者连接至水平绕线轨。
99.根据一些实施例，图4b是半导体单元结构400中的绕线轨、电源轨道及通孔连接器的部分布局图。确切地说，半导体单元结构400包括在x方向上延伸的多个水平绕线轨(例如，412、414、416、422、424、432、434、442及444)及在y方向上延伸的垂直绕线轨(例如，482、484、486、488及489)。在一些实施例中，水平绕线轨(例如，412、414、416、422、424、432、434、442及444)具有沿着y方向的相等轨宽度且以相等间距距离分开。半导体单元结构400亦包括在x方向上延伸的电源轨道40及60。在一些实施例中，水平绕线轨是在直接上覆于层间介电质(interlayer dielectric；ild)的第一金属层(例如，有时标记为m0层)中制造，该第一金属层覆盖连接栅极端的栅极条带片段及连接源极/漏极端的导电片段，而垂直绕线轨是在第二金属层(例如，有时标记为m1层)中制造，该第二金属层在该第一金属层与该第二金属层之间的金属间介电质(inter-metal dielectric；imd)上。在一些实施例中，电源轨道40及60是在第一金属层(例如，有时标记为m0层)中制造。在一些替代实施例中，电源轨道40及60是制造为位于第一金属层之下的埋入式电源轨道。
100.在图4b中，半导体单元结构400亦包括七个通孔连接器v0。两个通孔连接器v0将垂直绕线轨486连接至水平绕线轨414及434，且两个通孔连接器v0将垂直绕线轨488连接至水平绕线轨416及444。一个通孔连接器v0将垂直绕线轨482连接至水平绕线轨412，一个通孔连接器v0将垂直绕线轨484连接至水平绕线轨442，且一个通孔连接器v0将垂直绕线轨489连接至水平绕线轨424。
101.根据一些实施例，图4c是自图4a及图4b的叠加部分布局图产生的半导体单元结构400的部分布局图。根据一些实施例，图4d是图4c中的部分布局图的棒状图。根据一些实施例，图4e是如图4d中的棒状图所规定的半导体单元结构400的等效电路的电路图。在图4c至图4e中，晶体管t2p及t3p的源极端经由导电片段463p连接至vdd的电源轨道40，从而形成输出节点「zn」。晶体管t7p及t8p的源极端经由导电片段467p连接至vdd的电源轨道40。晶体管
t2n及t3n的源极端经由导电片段463n连接至vss的电源轨道60。晶体管t7n及t8n的源极端经由导电片段467n连接至vss的电源轨道60。晶体管t2p及t2n的漏极端经由导电片段462连接在一起。晶体管t3p及t4p的接合源极/漏极端经由导电片段464连接至晶体管t3n及t4n的接合源极/漏极端。晶体管t4p及t6p的接合源极/漏极端经由导电片段465连接至晶体管t4n及t6n的接合源极/漏极端。晶体管t6p及t7p的接合源极/漏极端经由导电片段466连接至晶体管t6n及t7n的接合源极/漏极端。晶体管t8p及t8n的漏极端经由导电片段468连接在一起。
102.晶体管t2p及t2n的栅极端经由栅极条带452连接在一起，且栅极条带452进一步连接至导电片段465，从而形成连接节点“tgo”(图4d至图4e)。晶体管t3p及t3n的栅极端经由栅极条带453连接在一起，从而形成输入节点“i4”。晶体管t7p及t7n的栅极端经由栅极条带457连接在一起，从而形成输入节点“i0”。晶体管t8p及t8n的栅极端经由栅极条带458连接在一起。晶体管t4p的栅极端经由栅极条带片段454p、水平绕线轨414、垂直绕线轨486、水平绕线轨434及栅极条带片段456n连接至晶体管t6n的栅极端。晶体管t4p的栅极端与晶体管t6n的栅极端之间的连接形成连接节点“sb”(图4d至图4e)。晶体管t4n的栅极端经由栅极条带片段454n、水平绕线轨444、垂直绕线轨488、水平绕线轨416及栅极条带片段456p连接至晶体管t6n的栅极端。晶体管t4n的栅极端与晶体管t6p的栅极端之间的连接是连接节点“s”的一部分，该连接节点进一步连接至晶体管t8p及t8n的栅极端。
103.在图4c至图4d中，输入节点“i0”处的信号传输至垂直绕线轨489、水平绕线轨424及栅极条带457。输入节点“i4”处的信号传输至垂直绕线轨484、水平绕线轨442及栅极条带453。输出节点“zn”处的信号传输至导电片段462、水平绕线轨412及垂直绕线轨482。
104.根据一些实施例，图4f是图4e中的电路的以不同格式绘制的电路图。在图4f中，晶体管t7p及t7n形成一反相器，该反相器在晶体管t7p及t7n的栅极端接收第一输入“i0”。晶体管t3p及t3n形成一反相器，该反相器在晶体管t3p及t3n的栅极端接收第二输入“i4”。晶体管t2p及t2n形成一反相器，该反相器产生输出“zn”。晶体管t2p及t2n的栅极端在连接节点“tgo”处接收来自传输门电路的输入，该传输门电路由晶体管t4p、t4n、t6p、t6n、t8p及t8n形成。晶体管t6p及t6n形成连接节点“tgo”与用于接收第一输入“i0”的反相器的输出端之间的线性开关。晶体管t4p及t4n形成连接节点“tgo”与用于接收第二输入“i4”的反相器的输出端之间的线性开关。晶体管t8p及t8n形成用于在连接节点“sb”处提供控制信号的反相器。将控制信号“s”同时提供至晶体管t6p及t4n的栅极，同时将在通过晶体管t8p及t8n形成的反相器的输出端的反相控制信号“sb”提供至晶体管t6n及t4p的栅极。根据控制信号“s”将第一输入“i0”处的信号或第二输入“i0”处的信号选择性地输出至输出端“zn”。
105.在图4c中，第一电源轨道40的长边缘41与p型主动区域的第一对准边界51p之间的沿着y方向的第一距离d1与第二电源轨道的长边缘61与n型主动区域50n的第一对准边界51n之间的沿着y方向的第二距离d2相差一预定距离。在一些实施例中，该预定距离至少为电源轨道的分离距离d的10％，即|d1-d2|≥0.1d。在一些实施例中，该预定距离至少为电源轨道的分离距离d的20％，即|d1-d2|≥0.2d。在图4a至图4c中，因为p型主动区域与n型主动区域50n偏移预定距离|d1-d2|，所以连接器vg可用于在将栅极条带片段456p连接至绕线轨416的同时将栅极条带片段456n连接至绕线轨434。图4a至图4c中的布局中的半导体单元结构400的单元宽度为七个cpp。在如图3f所示的相同电路400的一些替代布局设计中，替代布
局设计的单元宽度可选取九个或十一个cpp。在该些替代布局设计中，当栅极条带片段456n及栅极条带片段456p垂直对准时，随着单元高度变得更小，若栅极条带片段456p经由另一通孔连接器vg连接至绕线轨416，则连接器vg不能用于将栅极条带片段456n连接至绕线轨434。
106.图5是根据一些实施例的产生集成电路的布局设计的方法500的流程图。将理解，额外操作可在图5中所描绘的方法500之前、期间及/或之后执行，且一些其他制程在本文中可仅简要地描述。在一些实施例中，方法500可用于产生一或多个布局设计，诸如图1a、图2a、图3a至图3c或图4a至图4c中的布局设计。在一些实施例中，方法500可用于形成集成电路，该些集成电路具有与基于图1a、图2a、图3a至图3c或图4a至图4c中的布局设计形成的半导体结构中的一或多者类似的结构关系。在一些实施例中，方法500可用于形成集成电路，该些集成电路具有与图1b或图2b中的半导体结构中的一或多者类似的结构关系。在一些实施例中，方法500由处理装置(例如，图6中的处理器602)执行，该处理装置用以执行用于产生一或多个布局设计(诸如图1a、图2a、图3a至图3c或图4a至图4c中的布局设计)的指令。
107.在方法500的操作510中，产生一第一类型主动区域图案及一第二类型主动区域图案。在图1a、图2a、图3a至图3c及图4a至图4c的实例布局设计中，p型主动区域50p及n型主动区域50n中的每一者由对应的p型主动区域图案或对应的n型主动区域图案规定。
108.在方法500的操作520中，产生一第一栅极条带片段图案及一第二栅极条带片段图案。在图1a及图2a的实例布局设计中，第一栅极条带片段155p及第二栅极条带片段155n中的每一者由对应的第一栅极条带片段图案或对应的第二栅极条带片段图案规定。在一些实施例中，该第一栅极条带片段图案及该第二栅极条带片段图案是由通过一多晶硅切割图案横断的一多晶硅图案形成。在一些实施例中，该多晶硅图案及该聚切割多晶硅切割图案不仅仅为该些栅极条带片段图案的逻辑表示，且另外，该多晶硅图案及该聚切割多晶硅切割图案亦表示在装置制造期间形成的特定实体装置。举例而言，在一些实施例中，该多晶硅图案表示在制造期间形成的一栅极条带(例如，155)，该多晶硅切割图案表示经受蚀刻制程的区域，且该多晶硅图案与该多晶硅切割图案之间的相交表示该栅极条带的通过蚀刻制程移除的部分。在蚀刻制程之后，将由该多晶硅图案表示的栅极条带(例如，155)划分成第一栅极条带片段(例如，155p)及第二栅极条带片段(例如，155n)。
109.具有一第一栅极条带片段图案及一第二栅极条带片段图案的其他实例布局设计是在图3a至图3c及图4a至图4c的布局设计中提供。在图3a及图3c的实例布局设计中，第一栅极条带片段(例如，352p或354p)及第二栅极条带片段(例如，352n或354n)中的每一者由对应的第一栅极条带片段图案或对应的第二栅极条带片段图案规定，其中该些栅极条带片段图案由对应的多晶硅图案(例如，栅极条带352或354的多晶硅图案)及多晶硅切割图案395表示。在图4a及图4c的实例布局设计中，第一栅极条带片段(例如，454p或456p)及第二栅极条带片段(例如，454n或456n)中的每一者由对应的第一栅极条带片段图案或对应的第二栅极条带片段图案规定，其中该些栅极条带片段图案由对应的多晶硅图案及多晶硅切割图案495表示。
110.在方法500的操作530中，产生一第一电源轨道图案及一第二电源轨道图案。在图1a、图2a、图3a至图3c及图4a至图4c的实例布局设计中，第一电源轨道40及第二电源轨道60由一第一电源轨道图案及一第二电源轨道图案对应地规定。
111.在操作510及530中，该第一电源轨道图案的该长边缘与该第一类型主动区域图案的该第一对准边界之间的沿着该第二方向的一第一距离与该第二电源轨道图案的该长边缘与该第二类型主动区域图案的该第一对准边界之间的沿着该第二方向的一第二距离相差一预定距离。举例而言，在图1a至图1b及图2a至图2b的布局设计中，第一电源轨道40的长边缘41与p型主动区域的第一对准边界51p之间的沿着y方向的第一距离d1与第二电源轨道的长边缘61与n型主动区域50n的第一对准边界51n之间的沿着y方向的第二距离d2相差一预定距离。在一些实施例中，该预定距离至少为电源轨道的分离距离d的10％，即d1-d2≥0.1d。在一些实施例中，该预定距离至少为电源轨道的分离距离d的20％，即d1-d2≥0.2d。
112.在方法500的操作540中，产生至少四个绕线轨图案。在图1a至图1b及图2a至图2b的实例布局设计中，四个绕线轨110、120、130及140中的每一者由对应的绕线轨图案规定。在图3b至图3c的实例布局设计中，四个绕线轨310、320、330及342(或344)中的每一者由对应的绕线轨图案规定。在图4b至图4c的实例布局设计中，四个绕线轨416、422(或424)、434及444中的每一者由对应的绕线轨图案规定。
113.在方法500的操作550中，产生一第一通孔连接器图案及一第二通孔连接器图案。在图1a至图1b及图2a至图2b的实例布局设计中，通孔连接器vg1及通孔连接器vg2中的每一者由对应的通孔连接器图案规定。在一些实施例中，产生一第三通孔连接器图案。在图1a至图1b及图2a至图2b的实例布局设计中，通孔连接器vg3亦由对应的通孔连接器图案规定。
114.图6是根据一些实施例的电子设计自动化(electronic design automation；eda)系统600的方块图。
115.在一些实施例中，eda系统600包括apr系统。根据一些实施例，本文中描述的设计布局图的方法表示根据一或多个实施例的绕线配置可例如使用eda系统600来实施。
116.在一些实施例中，eda系统600是包括硬件处理器602及非暂时性计算机可读储存媒体604的通用计算装置。储存媒体604尤其经编码具有(即，储存)计算机程序码606，即一组可执行指令。计算机程序码606由硬件处理器602的执行(至少部分地)表示实施本文中描述的根据一或多个的方法(在下文中，提出的制程及/或方法)的一部分或全部的eda工具。
117.处理器602经由总线608电耦接至计算机可读储存媒体604。处理器602亦通过总线608电耦接至i/o接口612。网络接口612亦经由总线608电耦接至处理器602。网络接口612连接至网络614，因此处理器602及计算机可读储存媒体604能够经由网络614连接至外部装置。处理器602用以执行编码在计算机可读储存媒体604中的计算机程序码606，以便使系统600可用于执行提出的制程及/或方法的一部分或全部。在一或多个实施例中，处理器602是中央处理单元(central processing unit；cpu)、多处理器、分散式处理系统、特殊应用集成电路(application specific integrated circuit；asic)及/或合适的处理单元。
118.在一或多个实施例中，计算机可读储存媒体604是电子、磁性、光学、电磁、红外线及/或半导体系统(或设备或装置)。举例而言，计算机可读储存媒体604包括半导体或固态记忆体、磁带、可移式计算机磁盘、随机存取记忆体(random access memory；ram)、只读记忆体(read-only memory；rom)、硬质磁盘及/或光盘。在使用光盘的一或多个实施例中，计算机可读储存媒体604包括光盘只读记忆体(compact disk-read only memory；cd-rom)、可读写光盘(compact disk-read/write；cd-r/w)及/或数字视频光盘(digital video disc；dvd)。
119.在一或多个实施例中，储存媒体604储存计算机程序码606，该计算机程序码用以使系统600(在此执行(至少部分地)表示eda工具的情况下)可用于执行提出的制程及/或方法的一部分或全部。在一或多个实施例中，储存媒体604亦储存利于执行提出的制程及/或方法的一部分或全部的信息。在一或多个实施例中，储存媒体604储存标准单元的数据库607，该些标准单元包括如本文中所揭示的此等标准单元。
120.eda系统600包括i/o接口610。i/o接口610耦接至外部电路。在一或多个实施例中，i/o接口610包括用于将信息及命令传达至处理器602的键盘、小键盘、鼠标、轨迹球、触控板、触控屏幕及/或游标方向键。
121.eda系统600亦包括耦接至处理器602的网络接口612。网络接口612允许系统600与网络614通信，一或多个其他计算机系统连接至该网络。网络接口612包括无线网络接口，诸如bluetooth、wifi、wimax、gprs或wcdma；或有线网络接口，诸如ethernet、usb或ieee-1364。在一或多个实施例中，提出的制程及/或方法的一部分或全部是在两个或多个系统600中实施。
122.系统600用以经由i/o接口610接收信息。经由i/o接口610接收的信息包括由处理器602进行处理的指令、数据、设计规则、标准单元库及/或其他参数中的一或多者。信息是经由总线608传送至处理器602。eda系统600用以经由i/o接口610接收与ui有关的信息。信息储存在计算机可读储存媒体604中以作为使用者界面(user interface；ui)642。
123.在一些实施例中，提出的制程及/或方法的一部分或全部是实施为由处理器执行的独立软件应用程序。在一些实施例中，提出的制程及/或方法的一部分或全部是实施为作为额外软件应用程序的一部分的软件应用程序。在一些实施例中，提出的制程及/或方法的一部分或全部是实施为软件应用程序的外挂程序。在一些实施例中，提出的制程及/或方法的至少一者是实施为作为eda工具的一部分的软件应用程序。在一些实施例中，提出的制程及/或方法的一部分或全部是实施为由eda系统600使用的软件应用程序。在一些实施例中，包括标准单元的布局图是使用诸如可自cadence designsystems,inc.获得的的工具或另一合适的布局产生工具产生。
124.在一些实施例中，制程是实现为储存于非暂时性计算机可读记录媒体中的程序的功能。非暂时性计算机可读记录媒体的实例包括(但不限于)外部/可移式及/或内部/内建的储存或记忆体单元，例如以下各者中的一或多者：光盘，诸如dvd；磁盘，诸如硬盘；半导体记忆体，诸如rom、ram、记忆卡；及类似物。
125.根据一些实施例，图7是集成电路(integrated circuit；ic)制造系统700及与该ic制造系统相关联的ic制造流程的方块图。在一些实施例中，基于布局图，(a)一或多个半导体遮罩或(b)一半导体集成电路的一层中的至少一个组件中的至少一者是使用制造系统700制造。
126.在图7中，ic制造系统700包括诸如设计室720、遮罩室730及ic制造商/制造者(“晶圆厂”)750的实体，该些实体在与制造ic装置760有关的设计、开发及制造循环及/或服务中彼此相互作用。系统700中的实体由通信网络连接。在一些实施例中，通信网络是单一网络。在一些实施例中，通信网络是多种不同的网络，诸如内部网络及网际网络。通信网络包括有线及/或无线的通信通道。每一实体与其他实体中的一或多者相互作用，且为其他实体中的一或多者提供服务及/或自其他实体中的一或多者接收服务。在一些实施例中，设计室720、
遮罩室730及ic晶圆厂750中的两者或多者归单个的较大公司所有。在一些实施例中，设计室720、遮罩室730及ic晶圆厂750中的两者或多者共存于共用设施中且使用共用资源。
127.设计室(或设计团队)720产生ic设计布局图722。ic设计布局图722包括针对ic装置760设计的各种几何图案。该些几何图案对应于构成待制造的ic装置760的各种组件的金属层、氧化物层或半导体层的图案。各种层组合以形成各种ic特征。举例而言，ic设计布局图722的一部分包括将在半导体基板(诸如硅晶圆)及安置于半导体基板上的各种材料层中形成的各种ic特征，诸如主动区域、栅极电极、源极与漏极、层间互连的金属线或通孔及用于接合垫的开口。设计室720实施恰当的设计程序以形成ic设计布局图722。设计程序包括逻辑设计、实体设计或置放选路中的一或多者。ic设计布局图722存在于具有关于几何图案的信息的一或多个数据文件中。举例而言，ic设计布局图722可以用gdsii文件格式或dfii文件格式表示。
128.遮罩室730包括数据准备732及遮罩制造744。遮罩室730使用ic设计布局图722来制造一或多个遮罩745，该一或多个遮罩将用于根据ic设计布局图722制造ic装置760的各种层。遮罩室730执行遮罩数据准备732，其中ic设计布局图722经转译成代表性数据文件(“representative data file；rdf”)。遮罩数据准备732将rdf提供至遮罩制造744。遮罩制造744包括遮罩写入器。遮罩写入器将rdf转换成基板上的影像，诸如遮罩(光刻罩)745或半导体晶圆753。ic设计布局图722是由遮罩数据准备732操纵以遵守遮罩写入器的特定特性及/或ic晶圆厂750的要求。在图7中，遮罩数据准备732及遮罩制造744是说明为独立的装置。在一些实施例中，遮罩数据准备732及遮罩制造744可以一起被称为遮罩数据准备。
129.在一些实施例中，遮罩数据准备732包括光学近接修正(optical proximity correction；opc)，光学近接修正使用微影增强技术以补偿影像误差，诸如可以由绕射、干涉、其他处理效应及类似者引起的影像误差。opc调整ic设计布局图722。在一些实施例中，遮罩数据准备732包括其他解析度增强技术(resolution enhancement technique；ret)，诸如离轴照明、次解析度辅助特征、相移遮罩、其他合适的技术及类似技术或该些技术的组合。在一些实施例中，亦使用逆微影技术(inverse lithography technology；ilt)，逆微影技术将opc视为逆成像问题。
130.在一些实施例中，遮罩数据准备732包括遮罩规则检验器(mask rule checker；mrc)，遮罩规则检验器利用一组遮罩创造规则来检查已经历opc中的制程的ic设计布局图722，该组遮罩创造规则含有特定的几何及/或连接限制以确保足够裕量，以解释半导体制造制程中的可变性及类似者。在一些实施例中，mrc修改ic设计布局图722以补偿遮罩制造744期间的限制，如此可撤销由opc执行的修改的部分，以便满足遮罩创造规则。
131.在一些实施例中，遮罩数据准备732包括微影制程检查(lithography process checking；lpc)，该微影制程检查模拟将由ic晶圆厂750实施以制造ic装置760的处理。lpc基于ic设计布局图722来模拟此处理以创建模拟制造的装置，诸如ic装置760。lpc模拟中的处理参数可以包括与ic制造循环的各种制程相关联的参数、与用于制造ic的工具相关联的参数及/或制造制程的其他态样。lpc考虑各种因素，诸如空中影像对比度、焦点深度(“depth of focus；dof”)、遮罩误差增强因子(“mask error enhancement factor；meef”)、其他合适的因素及类似者或前述因素的组合。在一些实施例中，在模拟制造的装置已由lpc创建之后，若模拟的装置在形状上不足够接近以满足设计规则，则应重复opc及/或
mrc以进一步改良ic设计布局图722。
132.应理解，为清楚起见，遮罩数据准备732的以上描述已经简化。在一些实施例中，数据准备732包括额外特征，诸如用于根据制造规则修改ic设计布局图722的逻辑运算(logic operation；lop)。另外，在数据准备732期间应用于ic设计布局图722的制程可按多种不同的次序执行。
133.在遮罩数据准备732之后且在遮罩制造744期间，基于经改进的ic设计布局图722来制造一遮罩745或一组遮罩745。在一些实施例中，遮罩制造744包括基于ic设计布局图722来执行一或多次微影曝光。在一些实施例中，使用一电子束(e射束)或多个e射束的机制以基于经改进的ic设计布局图722在遮罩(光罩或光刻罩)745上形成图案。遮罩745可以用各种技术形成。在一些实施例中，遮罩745是使用二元技术(binary technology)形成。在一些实施例中，遮罩图案包括不透明区域及透明区域。用于使已涂布在晶圆上的影像敏感材料层(例如，光阻剂)曝光的辐射束被不透明区域阻断且透射穿过透明区域，该辐射束诸如紫外线(ultraviolet；uv)射束。在一个实例中，遮罩745的二元遮罩版本包括透明的基板(例如，熔融石英)及涂布在二元遮罩的不透明区域中的不透明材料(例如，铬)。在另一实例中，遮罩745是使用相移技术形成。在遮罩745的相移遮罩(phase shift mask；psm)版本中，形成于相移遮罩上的图案中的各种特征用以具有恰当的相位差以增强解析度及成像品质。在各种实例中，相移遮罩可为衰减式psm或交替式psm。通过遮罩制造744产生的遮罩将在多种制程中使用。举例而言，此(此等)遮罩将在用于在半导体晶圆753中形成各种掺杂区域的离子植入制程中、在用于在半导体晶圆753中形成各种蚀刻区域的蚀刻制程中及/或在其他合适的制程中使用。
134.ic晶圆厂750是ic制造企业，该ic制造企业包括用于制造多种不同ic产品的一或多个制造设施。在一些实施例中，ic晶圆厂750是半导体代工厂。举例而言，可能存在用于多个ic产品的前端制造(前端工序(front-end-of-line；feol)制造)的制造设施，而第二制造设施可提供用于ic产品的互连及封装的后端制造(后端工序(back-end-of-line；beol)制造)，且第三制造设施可为代工厂企业提供其他服务。
135.ic晶圆厂750包括制造工具752，该些制造工具用以对半导体晶圆753执行各种制造操作，使得根据例如遮罩745的遮罩来制造ic装置760。在各种实施例中，制造工具752包括以下各者中的一或多者：晶圆步进机、离子注入机、光阻剂涂布机、加工室(例如，cvd室或lpcvd炉)、cmp系统、电浆蚀刻系统、晶圆清洁系统，或能够执行如本文中论述的一或多个合适制造制程的其他制造设备。
136.ic晶圆厂750使用由遮罩室730制造的遮罩745以制造ic装置760。因此，ic晶圆厂750至少间接地使用ic设计布局图722以制造ic装置760。在一些实施例中，半导体晶圆753是由ic晶圆厂750使用遮罩745制造以形成ic装置760。在一些实施例中，ic制造包括至少间接地基于ic设计布局图722来执行一或多次微影曝光。半导体晶圆753包括硅基板或其他恰当的基板，该基板上形成有多个材料层。半导体晶圆753进一步包括以下各者中的一或多者：各种掺杂区域；介电特征；多位准互连；及类似物(在后续制造步骤形成)。
137.关于集成电路(integrated circuit；ic)制造系统(例如，图7的制造系统700)及与该ic制造系统相关联的ic制造流程的细节将例如在以下各者中发现：在2016年2月9日授予的美国专利第9,256,709号、在2015年10月1日公布的美国预授权公开案第20150278429
号、在2014年2月6日公布的美国预授权公开案第20140040838号及在2007年8月21日授予的美国专利第7,260,442号，前述各者中的每一者特此以全文引用的方式并入。
138.本揭示内容的一个态样是关于一种半导体单元结构。半导体单元结构包括第一类型晶体管及第二类型晶体管。第一类型晶体管具有在处于一第一对准边界与一第二对准边界之间的一第一类型主动区域内对准的通道区域、源极区域及漏极区域，每一对准边界在一第一方向上延伸。第二类型晶体管具有在处于一第一对准边界与一第二对准边界之间的一第二类型主动区域内对准的通道区域、源极区域及漏极区域，每一对准边界在第一方向上延伸。第二类型主动区域的第一对准边界邻近于第一类型主动区域的第一对准边界，且沿着垂直于第一方向的一第二方向与第一类型主动区域的第一对准边界分开。半导体单元结构亦包括一第一电源轨道及一第二电源轨道。第一电源轨道在第一方向上延伸且具有邻近第一类型主动区域的一长边缘。第二电源轨道在第一方向上延伸且具有邻近第二类型主动区域的一长边缘。第一电源轨道的长边缘与第一类型主动区域的第一对准边界之间的沿着第二方向的一第一距离与第二电源轨道的长边缘与第二类型主动区域的第一对准边界之间的沿着第二方向的一第二距离相差一预定距离。在一些实施例中，半导体单元结构进一步包含在第一方向上延伸，并且等距地处于第一电源轨道与第二电源轨道之间的绕线轨。在一些实施例中，半导体单元结构进一步包含栅极条带、至少四个绕线轨、第一通孔连接器及第二通孔连接器。栅极条带在第二方向上延伸且分成一第一栅极条带片段及一第二栅极条带片段，第一栅极条带片段在第一类型晶体管中的一者的一通道区域上方与第一类型主动区域相交，且第二栅极条带片段在第二类型晶体管中的一者的一通道区域上方与第二类型主动区域相交。至少四个绕线轨在第一电源轨道与第二电源轨道之间在第一方向上延伸，四个绕线轨包括彼此邻近且定位于一第一外绕线轨与一第二外绕线轨之间的两个内绕线轨。第一通孔连接器将第一栅极条带片段及第二栅极条带片段中的一者连接至两个内绕线轨中的一者。第二通孔连接器将第一栅极条带片段及第二栅极条带片段中的一第一者连接至第一外绕线轨。在一些实施例中，半导体单元结构进一步包含第三通孔连接器。第三通孔连接器将第一栅极条带片段及第二栅极条带片段中的一第二者连接至第二外绕线轨。在一些实施例中，第一类型晶体管及第二类型晶体管中的每一晶体管为一纳米片晶体管或一纳米线晶体管。在一些实施例中，预定距离至少为第一电源轨道的长边缘与第二电源轨道的长边缘之间的一第三距离的10％。在一些实施例中，预定距离至少为第一电源轨道的长边缘与第二电源轨道的长边缘之间的一第三距离的20％。在一些实施例中，自第一电源轨道的长边缘至第一类型主动区域的第二对准边界的沿着第二方向的一第一间距等于自第二电源轨道的长边缘至第二类型主动区域的第二对准边界的沿着第二方向的一第二间距。
139.本揭示内容的另一态样是关于一种半导体单元结构。半导体单元结构包括第一类型晶体管及第二类型晶体管。第一类型晶体管具有在处于一第一对准边界与一第二对准边界之间的一第一类型主动区域内对准的通道区域、源极区域及漏极区域，每一对准边界在一第一方向上延伸。第二类型晶体管具有在处于一第一对准边界与一第二对准边界之间的一第二类型主动区域内对准的通道区域、源极区域及漏极区域，每一对准边界在第一方向上延伸。第二类型主动区域的第一对准边界邻近于第一类型主动区域的第一对准边界，且沿着垂直于第一方向的一第二方向与第一类型主动区域的第一对准边界分开。半导体单元
结构亦包括在第二方向上延伸的一栅极条带及在第一方向上延伸的四个绕线轨。栅极条带被分成一第一栅极条带片段及一第二栅极条带片段。第一栅极条带片段在第一类型晶体管中的一者的一通道区域上方与第一类型主动区域相交，且第二栅极条带片段在第二类型晶体管的一通道区域上方与第二类型主动区域相交。四个绕线轨包括彼此邻近且定位于一第一外绕线轨与一第二外绕线轨之间的两个内绕线轨。第一外绕线轨及第二外绕线轨中的每一者具有邻近两个内绕线轨的一内侧。第一外绕线轨的内侧与第一类型主动区域的第一对准边界之间的沿着第二方向的一第一距离与第二外绕线轨的内侧与第二类型主动区域的第一对准边界之间的沿着第二方向的一第二距离相差一预定距离。在一些实施例中，半导体单元结构进一步包含第一通孔连接器及第二通孔连接器。第一通孔连接器将第一栅极条带片段及第二栅极条带片段中的一者连接至至少两个内绕线轨中的一者。第二通孔连接器将第一栅极条带片段连接至第一外绕线轨。在一些实施例中，半导体单元结构进一步包含第三通孔连接器。第三通孔连接器将第二栅极条带片段连接至第二外绕线轨。在一些实施例中，第一类型晶体管及第二类型晶体管中的每一晶体管为一纳米片晶体管或一纳米线晶体管。在一些实施例中，预定距离至少为第一外绕线轨的内侧与第二外绕线轨的内侧之间的沿着第二方向的一距离的十分之一。在一些实施例中，预定距离至少为第一外绕线轨的内侧与第二外绕线轨的内侧之间的沿着第二方向的一距离的五分之一。
140.本揭示内容的又一态样是关于一种半导体单元结构。半导体单元结构亦包括第一类型晶体管及第二类型晶体管。第一类型晶体管具有在处于一第一对准边界与一第二对准边界之间的一第一类型主动区域内对准的通道区域、源极区域及漏极区域，每一对准边界在一第一方向上延伸。第二类型晶体管具有在处于一第一对准边界与一第二对准边界之间的一第二类型主动区域内对准的通道区域、源极区域及漏极区域，每一对准边界在第一方向上延伸。第一类型主动区域及第二类型主动区域中的每一者具有一区域宽度，区域宽度在垂直于第一方向的一第二方向上延伸。第一类型主动区域的区域宽度与第二类型主动区域的区域宽度相差一预定量。半导体单元结构亦包括在第二方向上延伸的一栅极条带、在第一方向上延伸的四个绕线轨、一第一通孔连接器及一第二通孔连接器。栅极条带被分成一第一栅极条带片段及一第二栅极条带片段。第一栅极条带片段在第一类型晶体管中的一者的一通道区域上方与第一类型主动区域相交，且第二栅极条带片段在第二类型晶体管的一通道区域上方与第二类型主动区域相交。四个绕线轨包括两个内绕线轨，两个内绕线轨彼此相邻且定位于一第一外绕线轨与一第二外绕线轨之间。第一通孔连接器将第一栅极条带片段及第二栅极条带片段中的一者连接至两个内绕线轨中的一者。第二通孔连接器将第一栅极条带片段连接至第一外绕线轨。
141.本揭示内容的又一态样是关于一种形成一集成电路的方法。方法包含通过一处理器产生集成电路的一布局设计，其中产生布局设计包含：产生处于一第一对准边界与一第二对准边界之间的一第一类型主动区域图案，每一对准边界在一第一方向上延伸；产生处于一第一对准边界与一第二对准边界之间的一第二类型主动区域图案，每一对准边界在第一方向上延伸，其中第二类型主动区域图案的第一对准边界邻近于第一类型主动区域图案的第一对准边界且沿着垂直于第一方向的一第二方向与第一类型主动区域图案的第一对准边界分开；产生规定一第一电源轨道的一第一电源轨道图案，第一电源轨道在第一方向上延伸且具有邻近第一类型主动区域图案的一长边缘；以及产生规定一第二电源轨道的一
第二电源轨道图案，第二电源轨道在第一方向上延伸且具有邻近第二类型主动区域图案的一长边缘，其中第一电源轨道图案的长边缘与第一类型主动区域图案的第一对准边界之间的沿着第二方向的一第一距离与第二电源轨道图案的长边缘与第二类型主动区域图案的第一对准边界之间的沿着第二方向的一第二距离相差一预定距离。在一些实施例中，方法进一步包含：产生多个绕线轨图案，绕线轨图案在第一方向上延伸，并且等距地处于第一电源轨道图案与第二电源轨道图案之间。在一些实施例中，方法进一步包含：产生各自在第二方向上延伸的一第一栅极条带片段图案及一第二栅极条带片段图案，第一栅极条带片段图案与第一类型主动区域图案相交，且第二栅极条带片段图案与第二类型主动区域图案相交；产生至少四个绕线轨图案，至少四个绕线轨图案在第一电源轨道与第二电源轨道之间在第一方向上延伸，至少四个绕线轨图案包括彼此邻近且定位于一第一外绕线轨图案与一第二外绕线轨图案之间的至少两个内绕线轨图案；产生一第一通孔连接器图案，第一通孔连接器图案在至少两个内绕线轨图案中的一第一者与第一栅极条带片段图案及第二栅极条带片段图案中的一第一者之间的一相交处；及产生一第二通孔连接器图案，第二通孔连接器图案在第一外绕线轨图案与第一栅极条带片段图案及第二栅极条带片段图案中的一第一者之间的一相交处。在一些实施例中，方法进一步包含：产生一第三通孔连接器图案，第三通孔连接器图案在第二外绕线轨图案与第一栅极条带片段图案及第二栅极条带片段图案中的一第二者之间的一相交处。在一些实施例中，预定距离至少为第一电源轨道图案的长边缘与第二电源轨道图案的长边缘之间的一第三距离的10％。在一些实施例中，自第一电源轨道图案的长边缘至第一类型主动区域图案的第二对准边界的沿着第二方向的一第一间距等于自第二电源轨道图案的长边缘至第二类型主动区域图案的第二对准边界的沿着第二方向的一第二间距。
142.一般熟悉此项技术者将容易了解，所揭示实施例中的一或多者实现上文陈述的优点中的一或多者。在阅读先前说明书之后，一般熟悉此项技术者将能够影响如本文中广泛揭示的各种改变、等效物的取代及各种其他实施例。因此希望对本揭示内容授予的保护仅受随附的权利要求书及其等效物中所含的定义限制。