形成微电子装置的方法以及相关微电子装置、存储器装置和电子系统与流程

形成微电子装置的方法以及相关微电子装置、存储器装置和电子系统
1.优先权声明
2.本技术要求在2020年11月19日提交的名称为“形成微电子装置的方法以及相关微电子装置、存储器装置和电子系统(methods of forming microelectronic devices,and related microelectronic devices,memory devices and electronic systems)”第16/952,939号美国专利申请的提交日的权益。
技术领域
3.在各种实施例中，本公开总体上涉及微电子装置设计和制造领域。更具体地，本公开涉及形成微电子装置的方法，并且涉及相关的微电子装置、存储器装置和电子系统。


背景技术：

4.微电子装置设计者通常希望通过减小各个特征的尺寸并通过减小相邻特征之间的分隔距离来增加微电子装置内的特征的集成水平或密度。此外，微电子装置设计者经常寻求设计不仅紧凑而且提供性能优势以及简化设计的架构。
5.微电子装置的一个示例是存储器装置。存储器装置一般被提供作为计算机或其它电子装置中的内部集成电路。存在许多类型的存储器装置，其包含但不限于非易失性存储器装置(例如，nand闪存装置)。增加非易失性存储器装置中的存储器密度的一种方式是使用垂直存储器阵列(也称为“三维(3d)存储器阵列”)架构。传统垂直存储器阵列包含存储器单元串，其垂直延伸穿过包含导电结构层和绝缘结构层的一或多个层面(例如，堆叠结构)中的开口。各存储器单元串可包含与其耦合的至少一个选择装置。与具有传统晶体管平面(例如，二维)布置的结构相比，这样的配置允许通过在晶粒上向上(例如，垂直地)构建阵列来将更多数量的开关装置(例如，晶体管)定位在单位晶粒面积(即，消耗的有源表面的长度和宽度)中。
6.减小存储器装置特征的尺寸和间距对用于形成存储器装置特征的方法提出了不断增加的需求。例如，随着特征间距减小以适应增加的特征密度，3d nand闪存装置制造商面临减小垂直存储器阵列面积的巨大挑战。减小将数字线结构耦合到存储器单元串的紧密布置的导电结构(例如，导电插塞结构、导电接触结构)之间的间距可(例如)导致不良的电耦合(例如，电容耦合)效应，该效应可导致高速存储器应用的编程时间(tprog)裕度损失。


技术实现要素：

7.在一些实施例中，一种微电子装置包括柱结构(包括半导体材料)、与所述柱结构的上部物理接触的接触结构，以及在所述接触结构上方并与之物理接触的导电结构。所述导电结构的每一个包括具有第一水平宽度的下部、垂直覆盖所述下部并具有大于所述第一水平宽度的第二水平宽度的上部，以及垂直插入所述下部与所述上部之间并具有弧形水平边界的附加部，所述弧形水平边界界定从接近所述下部的所述第一水平宽度变化到接近所
述上部的相对较大水平宽度的附加水平宽度。
8.在附加的实施例中，一种形成微电子装置的方法包括形成与柱结构的上部物理接触的接触结构，所述柱结构包括半导体材料。在所述接触结构上方形成介电材料。所述介电材料包括在所述接触结构上方的第一介电材料、在所述第一介电材料上方的第二介电材料，以及在所述第二介电材料上方的第三介电材料。将所述介电材料图案化以形成延伸到所述接触结构的孔。所述孔的每一个包括在所述第一介电材料的垂直边界内的第一宽度、在所述第三介电材料的垂直边界内的大于所述第一宽度的第二宽度，以及在所述第二介电材料的垂直边界内的多个宽度。所述多个宽度从接近所述第一介电材料的所述第一宽度增加到接近所述第三介电材料的相对较大宽度。在所述孔内形成导电结构。所述导电结构基本充满所述孔并与所述接触结构物理接触。
9.在另外的实施例中，一种存储器装置包括堆叠结构、至少一个源极结构、单元柱结构、单元接触结构、导电插塞结构和数字线结构。所述堆叠结构包括绝缘结构和导电结构的垂直交替的序列。所述至少一个源极结构位于该堆叠结构下方。所述单元柱结构垂直延伸穿过所述堆叠结构并且耦合到所述至少一个源极结构。所述单元接触结构耦合到单元柱结构。所述导电插塞结构覆盖并耦合到所述单元接触结构。所述导电插塞结构的每一个包括具有基本垂直于所述单元接触结构的上表面延伸的第一水平边界的第一部分、覆盖所述第一部分并具有呈现圆角凹形的第二水平边界的第二部分，以及覆盖所述第二部分并具有基本垂直于所述单元接触结构的所述上表面延伸的第三水平边界的第三部分。所述数字线结构覆盖并耦合到所述导电插塞结构。
10.在还另外的实施例中，一种电子系统包括输入装置、输出装置、可操作地耦合到所述输入装置和所述输出装置的处理器装置，以及可操作地耦合到所述处理器装置的存储器装置。所述存储器装置包括至少一个微电子装置结构，所述结构包括耦合到存取线结构和至少一个源极结构的垂直延伸的存储器单元串、覆盖并耦合到所述垂直延伸的存储器单元串的导电结构，以及覆盖并耦合到所述导电结构的数字线结构。所述导电结构的每一个包括具有第一宽度的下部、具有大于所述第一宽度的第二宽度的上部，以及在所述下部与所述上部之间并具有水平边界的中间部，所述水平边界呈现界定从接近所述下部的所述第一宽度变化到接近所述上部的相对较大宽度的附加宽度的凹弧形。
附图说明
11.图1a至1i是示出根据本公开实施例的一种形成微电子装置的方法的局部横截面图。
12.图2是根据本公开实施例的一种微电子装置的简化局部剖面透视图。
13.图3是示出根据本公开实施例的一种电子系统的示意性框图。
具体实施方式
14.以下描述提供了具体细节，如材料成分、形状和大小，以便提供对本公开实施例的全面描述。然而，本领域普通技术人员将理解，可以在不采用这些具体细节的情况下实施本公开实施例。事实上，本公开实施例可以结合工业中采用的传统微电子装置制造技术来实施。此外，下面提供的描述不能形成用于生产微电子装置(例如，存储器装置)的完整工艺流
程。下面描述的结构不能形成完整的微电子装置。下面仅详细描述理解本公开实施例所必需的那些过程动作和结构。由结构形成完整微电子装置的附加动作可以通过传统制造技术来执行。
15.本文展示的附图仅用于说明目的，并不意味着是任何特定材料、部件、结构、装置或系统的实际视图。作为例如生产技术和/或公差的结果，图中描绘的形状的变化是预期的。因此，本文描述的实施例不应被解释为限于所示的特定形状或区域，而是包含例如由生产导致的形状偏差。例如，示出或描述为箱形的区域可以具有粗糙和/或非线性特征，示出或描述为圆形的区域可以包含一些粗糙和/或线性特征。此外，示出的锐角可以是圆形的，反之亦然。因此，附图中示出的区域本质上是示意性的，并且它们的形状不旨在示出区域的精确形状，并且不限制本权利要求的范围。附图并不一定按比例绘制。附加地，附图之间共有的元件可以保留相同的数字标记。
16.如本文所使用的，术语“衬底”意指并包含在其上形成附加材料基础材料或构造。衬底可以是半导体衬底、支撑结构上的基础半导体层、金属电极或其上形成有一或多种层、结构或区域的半导体衬底。衬底可以是传统的硅衬底或包括半导体材料层的其它体衬底。如本文所使用的，术语“体衬底”意指并且不仅包含硅晶片，但也包含绝缘体上硅(soi)衬底，如蓝宝石上硅(sos)衬底和玻璃上硅(“sog”)衬底在基础半导体基底上的硅外延层，以及其它半导体或光电材料，如硅锗、锗、砷化镓、氮化镓和磷化铟。衬底可以是掺杂的或未掺杂的。作为非限制性示例，衬底可包括硅、二氧化硅、具有天然氧化物的硅、氮化硅、含碳氮化硅、玻璃、半导体、金属氧化物、金属、氮化钛、含碳氮化钛、钽、氮化钽、含碳氮化钽、铌、氮化铌、含碳氮化铌、钼、氮化钼、含碳氮化钼、钨、氮化钨、含碳氮化钨、铜、钴、镍、铁、铝和贵金属中的至少一种。
17.如本文所使用的，术语“存储器装置”意指并且包含呈现存储器功能的微电子装置，但是不必限于存储器功能。换句话说，并且仅作为非限制性实例，术语“存储器装置”不仅包含传统存储器(例如，传统的易失性存储器，如传统动态随机存取存储器(dram)；传统的非易失性存储器，如传统的nand存储器)，但也包含专用集成电路(asic)(例如，片上系统(soc))、结合逻辑和存储器的微电子装置以及并入存储器的图形处理单元(gpu)。
18.如本文所使用的，术语“配置的”指的是至少一个结构和至少一个设备中的一或多个的尺寸、形状、材料成分、取向和布置，便于以预定方式操作结构和设备中的一或多个。
19.如本文所使用的，术语“垂直”、“纵向”、“水平”和“横向”是关于结构的主平面，不一定由地球引力场定义。“水平”或“横向”方向是基本平行于结构主平面的方向，而“垂直”或“纵向”方向是基本垂直于结构主平面的方向。该结构的主平面由该结构的表面限定，与该结构的其它表面相比，该表面的面积相对较大。参考附图，“水平”或“横向”方向可以垂直于指示的“z”轴，并且可以平行于指示的“x”轴和/或平行于指示的“y”轴；并且“垂直”或“纵向”方向可以平行于指示的“z”轴，可以垂直于指示的“x”轴，并且可以垂直于指示的“y”轴。
20.如本文所使用的，被描述为彼此“相邻”的特征(例如，区域、结构、装置)意指并且包含所公开的一个身份(或多个身份)中彼此最接近(例如，最靠近)的特征。与“相邻”特征的所公开的一个身份(或多个身份)不匹配的附加特征(例如，附加区域、附加结构、附加装置)可以设置在“相邻”特征之间。换句话说，“相邻”特征可以彼此直接相邻定位，使得在“相邻”特征之间没有其它特征介入；或者“相邻”特征可以彼此间接相邻定位，使得至少一个具
有不同于与至少一个“相邻”特征相关联的身份的特征位于“相邻”特征之间。因此，被描述为彼此“垂直相邻”的特征意指并且包含所公开的一个身份(或多个身份)的特征，这些特征彼此在垂直方向上最接近(例如，在垂直方向上最靠近)。此外，被描述为彼此“水平相邻”的特征意指并且包含所公开的一个身份(或多个身份)的特征，这些特征在水平方向上彼此最接近(例如，在水平方向上最靠近)。
21.如本文所使用的，空间上相对的术语，如“底下”、“下面”、“下方”、“底部”、“上面”、“上方”、“顶部”、“前面”、“后面”、“左边”、“右边”等，可以用于便于描述一个元件或特征与图中示出的另外元件或特征的关系。除非另有说明，否则空间上相对的术语旨在涵盖除了图中所描绘的取向之外的材料的不同取向。例如，如果图中的材料是倒置的，则被描述为在其它元件或特征的“下面”或“底下”或“之下”或“底部”的元件将被定向为在其它元件或特征的“上面”或“顶部”。因此，术语“下面”可以涵盖上面和下面的取向，这取决于使用该术语的上下文，这对于本领域普通技术人员来说是显而易见的。材料可以以其它方式定向(例如，旋转90度、倒置、翻转)，并且本文使用的空间相对描述符被相应地解释。
22.如本文所使用的，除非上下文另有明确指示，否则单数形式“一(a、an)”和“所述”旨在还包含复数形式。
23.如本文所使用的，“和/或”包含相关联的列出项中的一或多个的任何和所有组合。
24.如本文所使用的，短语“耦合到”指的是彼此可操作地连接的结构，如通过直接欧姆连接或通过间接连接(例如，经由另一结构)电连接。
25.如本文所使用的，关于给定的参数、性质或条件的术语“基本上”意指并且包含本领域普通技术人员将理解的程度，即给定的参数、性质或条件满足一定程度的变化，如在可接受的公差内。作为实例，根据基本上满足的特定参数、性质或条件，参数、性质或条件可以满足至少90.0％，满足至少95.0％，满足至少99.0％，满足至少99.9％，或者甚至满足100.0％。
26.如本文所使用的，关于特定参数的数值的“约”或“大约”包含该数值和与该数值的偏差程度，本领域普通技术人员将会理解，该偏差程度在该特定参数的可接受的公差范围内。例如，关于数值的“约”或“大约”可以包含在数值的90.0％至110.0％的范围内的附加数值，如在数值的95.0％至105.0％的范围内、在数值的97.5％至102.5％的范围内、在数值的99.0％至101.0％的范围内、在数值的99.5％至100.5％的范围内或在数值的99.9％至100.1％的范围内的附加数值。
27.如本文所使用的，“导电材料”意指并且包含导电材料，如金属(例如，钨(w)、钛(ti)、钼(mo)、铌(nb)、钒(v)、铪(hf)、钽(ta)、铬(cr)、锆(zr)、铁(fe)、钌(ru)、锇(os)、钴(co)、铑(rh)、铱(ir)、镍(ni)、钯(pa)、铂(pt)、铜(cu)、银(ag)、金(au)、铝(al))、合金(例如，co基合金、fe基合金、ni基合金、fe、ni基合金、co、ni基合金、fe、co基合金、co、ni、fe基合金、al基合金、cu基合金、镁(mg)基合金、ti基合金、钢、低碳钢、不锈钢)、含金属导电材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)和导电掺杂半导体材料(例如，导电掺杂多晶硅、导电掺杂锗(ge)、导电掺杂硅锗(sige))中的一或多种。另外，“导电结构”意指并且包含由导电材料形成并包含该导电材料的结构。
28.如本文所使用的，“绝缘材料”意指并且包含电绝缘材料，如以下各项中的一或多种：至少一种介电氧化物材料(例如，氧化硅(sio
x
)、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅
酸盐玻璃、氟硅酸盐玻璃、氧化铝(alo
x
)、氧化铪(hfo
x
)、氧化铌(nbo
x
)、氧化钛(tio
x
)、氧化锆(zro
x
)、氧化钽(tao
x
)及氧化镁(mgo
x
)中的一或多种)、至少一种介电氮化物材料(例如，氮化硅(siny))、至少一种介电氮氧化物材料(例如，氧氮化硅(sio
x
ny))和至少一种介电碳氧氮化物材料(例如，碳氧氮化硅(sio
xcz
ny))。本文中包含“x”、“y”和“z”中的一或多个的式(例如，sio
x
、alo
x
、hfo
x
、nbo
x
、tio
x
、siny、sio
x
ny、sio
xcz
ny)表示一种材料，对于另一元素(例如，si、al、hf、nb、ti)的每个原子，该材料含有平均比率的一种元素的“x”个原子、另一种元素的“y”个原子和附加元素(如果有的话)的“z”个原子。由于这些式表示相对原子比而不是严格的化学结构，因此绝缘材料可包括一或多种化学计量化合物和/或一或多种非化学计量化合物，并且“x”、“y”和“z”(如果有的话)的值可以是整数或者可以是非整数。如本文所使用的，术语“非化学计量化合物”意指并且包含具有不能由充分定义的自然数的比率表示并且违反定比法律的元素组成的化学化合物。另外，“绝缘结构”意指并且包含由绝缘材料形成并包含该绝缘材料的结构。
29.如本文所使用的，术语“同质的”意指特征(例如，材料、结构)中包含的元素的相对量在特征的不同部分(例如，不同水平部分、不同垂直部分)不变化。相反，如本文所使用的，术语“异质的”意指特征(例如，材料、结构)中包含的元素的相对量在特征的不同部分有变化。如果特征是异质的，则特征中包含的一或多个元素的量可以逐步变化(例如，突然变化)，或可以在特征的不同部分连续变化(例如，逐渐变化，如线性地、抛物线地)。例如，该特征可由至少两种不同材料的堆叠形成并且包含至少两种不同材料的堆叠。
30.除非上下文另有指示，否则本文所述的材料可以通过任何合适的技术形成，该技术包含但不限于旋涂、毯覆涂敷(blanket coating)、化学气相沉积(cvd)、等离子体增强cvd(pecvd)、原子层沉积(ald)、等离子体增强ald(peald)、物理气相沉积(pvd)(例如，溅射)或外延生长。根据要形成的特定材料，本领域普通技术人员可以选择沉积或生长材料的技术。另外，除非上下文另有说明，否则本文所描述的材料的去除可通过任何合适的技术来实现，包含但不限于蚀刻(例如，干法蚀刻、湿法蚀刻、气相蚀刻)、离子铣削、研磨平坦化(例如，化学机械平坦化(cmp))或其他已知方法。
31.图1a至1i是示出一种形成微电子装置(例如，存储器装置，如3d nand闪存装置)的方法的实施例的简化局部横截面图。与传统配置相比，通过本公开的方法形成的微电子装置可包含实现减小导电结构(例如，导电接触结构、导电插塞结构)之间的电容耦合的配置。与通过传统方法形成的传统微电子装置相比，通过本公开的方法形成的微电子装置可具有减小的导线(例如，数字线、位线)电容。通过下文提供的描述，对于本领域普通技术人员来说显而易见的是，本文描述的方法和结构可以用于各种装置和电子系统中。
32.参考图1a，微电子装置结构100可形成为包含：单元柱结构102；在单元柱结构102的上部(例如，在z方向上)上、上方和/或内部的柱接触结构104；围绕单元柱结构102和柱接触结构104的第一介电材料106；在第一介电材料106上或上方的第二介电材料108；在第二介电材料108上或上方的第三介电材料110；在第三介电材料110上或上方的第一掩蔽材料112；以及在第一掩蔽材料112上或上方的第二掩蔽材料114。如下文进一步详细描述，单元柱结构102可垂直延伸(例如，在z方向上)穿过垂直位于第一介电材料106下面的堆叠结构，其中该堆叠结构包含布置在层中的导电结构(例如，存取线结构、字线结构)和绝缘结构的垂直交替的序列，该层分别包含至少一种导电结构和至少一种绝缘结构。
33.单元柱结构102可分别由促进形成垂直延伸(例如，在z方向上)的存储器单元串的多个材料形成并且包含该多个材料。作为非限制性示例，单元柱结构102的每一个可分别形成为包含电荷阻挡材料、电荷俘获材料、隧道介电材料、沟道材料及介电填充材料。介电填充材料可由沟道材料向外水平围绕；沟道材料可由隧道介电材料向外水平围绕；隧道介电材料可由电荷俘获材料向外水平围绕；并且电荷俘获材料可由电荷阻挡材料向外水平围绕。例如，电荷阻挡材料可由第一介电氧化物材料形成并且包含该第一介电氧化物材料，如sio
x
(例如，sio2)和alox(例如，al2o3)中的一或多种。例如，电荷俘获材料可由介电氮化物材料形成并且包含该介电氮化物材料，如siny(例如，si3n4)。例如，隧道介电材料可由第二氧化物介电材料形成并且包含该第二氧化物介电材料，如sio
x
(例如，sio2)。例如，沟道材料可由半导体材料形成并且包含该半导体材料，如一或多种硅(例如，多晶硅)、锗、硅锗和氧化物半导体材料(例如，氧化锌锡(zn
x
snyo，俗称“zto”)、氧化铟锌(in
x
znyo，俗称“izo”)、氧化锌(zn
x
o)、氧化铟镓锌(in
x
gayznzo，俗称“igzo”)、氧化铟镓硅(in
x
gaysizo，俗称“igso”)、氧化铟钨(in
x
wyo，俗称“iwo”)、氧化铟(in
x
o)、氧化锡(sn
x
o)、氧化钛(ti
x
o)、氧化锌氮化物(zn
x
onz)、氧化镁锌(mg
x
znyo)、氧化锆铟锌(zr
x
inyznzo)、氧化铪铟锌(hf
x
inyznzo)、氧化锡铟锌(sn
x
inyznzo)、氧化铝锡铟锌(al
x
snyinzznao)、氧化硅铟锌(si
x
inyznzo)、氧化铝锌锡(al
x
znysnzo)、氧化镓锌锡(ga
x
znysnzo)、氧化锆锌锡(zr
x
znysnzo)和其他类似材料的一或多种)。例如，介电填充材料可由介电氧化物材料、介电氮化物材料和空气中的一或多种形成并且包含介电氧化物材料、介电氮化物材料和空气中的一或多种。
34.如下文参考图2进一步详细描述，单元柱结构102与垂直位于第一介电材料106下面的堆叠结构的层的导电结构的交叉点可界定在堆叠结构内彼此串联耦合的垂直延伸的存储器单元串。在一些实施例中，在堆叠结构的各层内的导电结构和单元柱结构102的交叉点处形成的存储器单元包括所谓的“monos”(金属-氧化物-氮化物-氧化物-半导体)存储器单元。在附加的实施例中，存储器单元包括所谓的“tanos”(氮化钽-氧化铝-氮化物-氧化物-半导体)存储器单元，或所谓的“betanos”(带/势垒工程tanos)存储器单元，其中每一个都是monos存储器单元的子集。在另外的实施例中，存储器单元包括所谓的“浮栅”存储器单元，其包含浮栅(例如，金属浮栅)作为电荷存储结构。浮栅可水平地介于单元柱结构102的中心结构与堆叠结构的不同层的导电结构之间。
35.柱接触结构104可以接触(例如，物理接触、电接触)单元柱结构102的沟道材料。如图1a所示，在一些实施例中，柱接触结构104至少部分地(例如，基本上)垂直延伸到单元柱结构102中。对于单个柱接触结构104，其至少一部分可以定位在单个单元柱结构102的垂直边界内，并且可以在单元柱结构102的沟道材料的内部水平边界(例如，内侧壁)处被沟道材料水平围绕并接触(例如，物理接触、电接触)该沟道材料。在一些实施例中，柱接触结构104的最高垂直边界(例如，最上表面)与单元柱结构102的最高垂直边界(例如，最上表面)基本共面。在附加的实施例中，柱接触结构104中的一或多个的最高垂直边界偏离(例如，垂直覆盖)单元柱结构102的最高垂直边界。例如，对于单个柱接触结构104，其垂直上部可垂直位于与其接触的单元柱结构102的最高垂直边界的上方。例如，单个柱接触结构104的垂直上部可以在单个单元柱结构102的垂直边界内水平延伸超过柱接触结构104的垂直下部的水平边界，并且可以在单个单元柱结构102沟道材料的最高垂直边界处接触(例如，物理接触、电接触)沟道材料。
36.柱接触结构104可以由导电材料形成并包含该导电材料。作为非限制性示例，各柱接触结构104可以分别由至少一种导电掺杂半导体材料、至少一种金属、至少一种合金和至少一种含金属导电材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)中的一或多种形成，并且包含上述材料的一或多种。在一些实施例中，柱接触结构104的每一个由掺杂有一或多种导电性增强掺杂剂(例如，一或多种n型掺杂剂、一或多种p型掺杂剂)的多晶硅形成并且包含该多晶硅。柱接触结构104的每一个可分别是基本同质的，或柱接触结构104的一或多个可分别是异质的。
37.仍然参考图1a，可形成第一介电材料106以覆盖和围绕单元柱结构102和柱接触结构104的部分。第一介电材料106的最高垂直边界(例如，最上表面)可垂直覆盖单元柱结构102和柱接触结构104的最高垂直边界(例如，最上表面)。第一介电材料106可以基本围绕并物理接触单元柱结构102的外侧表面(例如，外侧壁)的上部，并且还可基本覆盖并物理接触柱接触结构104的上表面。第一介电材料106还可基本覆盖并物理接触单元柱结构102的上表面，该上表面与柱接触结构104的上表面基本共面。第一介电材料106的下垂直边界(例如，下表面)可以是非平面的，并且上垂直边界(例如，上表面)可以基本是平面的。
38.第一介电材料106可由至少一种绝缘材料形成并且包含该至少一种绝缘材料。作为非限制性示例，第一介电材料106可以由至少一种介电氧化物材料(例如，sio
x
、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、alo
x
、hfo
x
、nbo
x
、tio
x
、zro
x
、tao
x
和mgo
x
中的一或多种)、至少一种介电氮化物材料(例如，siny)、至少一种介电氮氧化物材料(例如，sio
x
ny)、至少一种介电碳氧化物材料(例如，sio
xcy
)、至少一种氢化介电碳氧化物材料(例如，sic
xoyhz
)和至少一种介电碳氮化物材料(例如，sio
xcz
ny)中的一或多种形成并且包含上述材料的一或多种。在一些实施例中，第一介电材料106由至少一种介电氧化物材料形成并且包含该介电氧化物材料，如sio
x
(例如，sio2)。第一介电材料106可以基本上是同质的，或第一介电材料106可以是异质的。
39.第二介电材料108可由至少一种附加绝缘材料形成并且包含该附加绝缘材料，可相对于第一介电材料106选择性地去除该附加绝缘材料(如下文进一步详细描述)。第二介电材料108的材料成分不同于第一介电材料106的材料成分。在共同(common)(例如，共同(collective)、共同(mutual))暴露于第一蚀刻剂期间可相对于第一介电材料106选择性地蚀刻第二介电材料108；并且在共同暴露于不同的第二蚀刻剂期间可相对于第二介电材料108选择性地蚀刻第一介电材料106。如本文所用，如果材料的蚀刻速率至少是另一种材料的蚀刻速率的约五倍(5x)(如约十倍(10x)、约二十倍(20x)或约四十倍(40x))，则该材料相对于另一种材料是“可选择性蚀刻的”。作为非限制性示例，根据第一介电材料106的材料成分，第二介电材料108可以由至少一种介电氧化物材料(例如，sio
x
、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、alo
x
、hfo
x
、nbo
x
、tio
x
、zro
x
、tao
x
和mgo
x
的至少一或多种)、至少一种介电氮化物材料(例如，siny)、至少一种介电氮氧化物材料(例如，sio
x
ny)、至少一种介电碳氧化物材料(例如，sio
xcy
)、至少一种氢化介电碳氧化物材料(例如，sic
xoyhz
)和至少一种介电碳氮化物材料(例如，sio
xcz
ny)的一或多种形成，并且包含上述材料的一或多种。在一些实施例中，如在其中第一介电材料106由介电氧化物材料(例如，sio
x
，如sio2)形成并且包含该介电氧化物材料的实施例中，第二介电材料108由介电氮化物材料(例如，siny，如si3n4)形成并且包含该介电氮化物材料。第二介电材料108可以基本上
是同质的，或第二介电材料108可以是异质的。
40.第三介电材料110可由至少一种另外的绝缘材料形成并且包含该另外的绝缘材料，可相对于第二介电材料108选择性地去除该另外的绝缘材料(如下文进一步详细描述)。第三介电材料110的材料成分不同于第二介电材料108的材料成分。在共同(例如，共同、共同)暴露于第一蚀刻剂期间可相对于第二介电材料108选择性地蚀刻第三介电材料110；并且在共同暴露于不同的第二蚀刻剂期间可相对于第三介电材料110选择性地蚀刻第二介电材料108。第三介电材料110的材料成分可与第一介电材料106的材料成分基本相同，或第三介电材料110的材料成分可不同于第一介电材料106的材料成分。作为非限制性示例，根据第二介电材料108的材料成分，第三介电材料110可以由至少一种介电氧化物材料(例如，sio
x
、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、alo
x
、hfo
x
、nbo
x
、tio
x
、zro
x
、tao
x
和mgo
x
的至少一或多种)、至少一种介电氮化物材料(例如，siny)、至少一种介电氮氧化物材料(例如，sio
x
ny)、至少一种介电碳氧化物材料(例如，sio
xcy
)、至少一种氢化介电碳氧化物材料(例如，sic
xoyhz
)和至少一种介电碳氮化物材料(例如，sio
xcz
ny)的一或多种形成，并且包含上述材料的一或多种。在一些实施例中，如其中第二介电材料108由介电氮化物材料(例如，siny，如si3n4)形成并且包含该介电氮化物材料的实施例，第三介电材料110由介电氧化物材料形成并且包含该介电氧化物材料(例如，sio
x
，如sio2)。第三介电材料110可以基本上是同质的，或第三介电材料110可以是异质的。
41.如下文进一步详细描述，第一掩蔽材料112可以由至少一种材料(例如，至少一种硬掩模材料)形成并且包含该至少一种材料，该材料适合用作蚀刻掩模以图案化第三介电材料110、第二介电材料108和第一介电材料106的部分，以形成垂直延伸到柱接触结构104并且具有期望的几何构型(例如，形状、尺寸)的孔(例如，开口、通孔)。作为非限制性示例，第一掩蔽材料112可以由一或多种硬掩模材料形成并且包含该一或多种硬掩模材料，这些硬掩模材料相对于第三介电材料110、第二介电材料108和第一介电材料106的材料具有蚀刻选择性。在一些实施例中，第一掩蔽材料112由无定形碳和掺杂无定形碳(例如，掺硼无定形碳，如包括至少1重量百分比(wt)％的硼和至少20wt％的碳的掺硼无定形碳，如约1wt％和约40wt％之间的硼，以及约99wt％和约60wt％之间的碳)中的一或多种形成并且包含上述材料。第一掩蔽材料112可以基本上是同质的，或第一掩蔽材料112可以是异质的。
42.如下文进一步详细描述，第二掩蔽材料114可由适合用作蚀刻掩模以图案化第一掩蔽材料112的部分的至少一种材料(例如，至少一种抗蚀剂材料)形成并且包含该至少一种材料。作为非限制性示例，第二掩蔽材料114可以由至少一种光刻胶材料形成并且包含该至少一种光刻胶材料，如正型光刻胶材料或负型光刻胶材料。如果第二掩蔽材料114包括正型光刻胶材料，则第二掩蔽材料114可被配制为使得其暴露于至少最小阈值剂量的电磁辐射以及可选地暴露后烘烤的区域变得至少部分地可溶于合适的显影剂中(例如，正型显影剂)。第二掩蔽材料114的曝光区域(例如，暴露于最小阈值剂量的电磁辐射的区域)可以至少部分地(例如，基本上)被显影剂去除，而未曝光区域(例如，未暴露于最小阈值剂量的电磁辐射的区域)可以保持基本上完整(例如，基本上未去除)。可替代地，如果第二掩蔽材料114包括负型光刻胶材料，则第二掩蔽材料114可被配制为使得其未暴露于至少最小阈值剂量的电磁辐射的区域至少部分地可溶于合适的显影剂中(例如，负型显影剂)。第二掩蔽材料114的非曝光区域可以至少部分地(例如，基本上)被显影剂去除，而曝光区域可以保持基
本上完整(例如，基本上没有去除)。如下文进一步详细描述,可相对于第一掩蔽材料112的材料成分来选择第二掩蔽材料114的性质(例如，特征)，以促进第一掩蔽材料112的期望图案化。合适的光刻胶材料(例如，正型光刻胶材料、负型光刻胶材料)在本领域中是已知的，并且因此在本文中不进行详细描述。第二掩蔽材料114可以例如与13.7nm、157nm、193nm、248nm或365nm波长系统兼容；具有193nm波长浸没系统；和/或具有电子束光刻系统。第二掩蔽材料114可以基本上是同质的，或第二掩蔽材料114可以是异质的。
43.接下来参考图1b，第二掩蔽材料114(图1a)和第一掩蔽材料112可以经过至少一个图案化和材料去除工艺以形成垂直延伸穿过第一掩蔽材料112的第一开口116(例如，孔、通孔)。如图1b所示，第一开口116可从第一掩蔽材料112的最高垂直边界(例如，最上表面)穿过第一掩蔽材料112完全垂直延伸(例如，在z方向上)到第一掩蔽材料112的最低垂直边界(例如，最下表面)。第一开口116可垂直延伸到位于第一掩蔽材料112下面的第三介电材料110的部分且暴露这些部分。第三介电材料110的暴露部分可界定第一开口116的最低垂直边界(例如，底面、底部)。如图1b所示，在第一掩蔽材料112中形成第一开口116之后，可基本去除第二掩蔽材料114(图1a)的剩余部分(如果有的话)以暴露第一掩蔽材料112的上表面。
44.形成在第一掩蔽材料112中的第一开口116的每一个的几何构型(例如，形状、尺寸)、水平位置(例如，在x方向上和在y方向上)和水平间距至少部分地取决于柱接触结构104和单元柱结构102的几何构型、水平位置和水平间距。第一开口116可形成为与柱接触结构104和单元柱结构102至少部分地水平对准(例如，在x方向上和在y方向上)。另外，第一开口116可形成为其水平尺寸(例如，在x方向上和在y方向上)小于或等于单元柱结构102的对应水平尺寸(如小于或等于柱接触结构104的对应水平尺寸)。如图1b所示，在一些实施例中，第一开口116的水平中心形成为与柱接触结构104的水平中心基本上水平对准。另外，还如图1b所示，在一些实施例中，第一开口116的每一个的宽度w1(例如，直径)形成为小于与其至少部分地(例如，基本上)水平对准的柱接触结构104的宽度。
45.在一些实施例中，第一开口116形成为呈现彼此基本相同的几何构型(例如，基本相同的形状和基本相同的尺寸)。例如，第一开口116的每一个可形成为呈现基本圆形的水平横截面形状，并且可以具有与第一开口116中的彼此基本相同的宽度w1(例如，直径)。在另外的实施例中，第一开口116的一或多个形成为呈现与第一开口116的一或多个其他的不同的几何构型(例如，不同的形状，如非圆形水平横截面形状；和/或不同的尺寸，如更小宽度或更大宽度)。例如，第一开口116的一或多个可形成为呈现不同于(例如，大于、小于)宽度w1的另一宽度。
46.可以通过图案化(例如，通过选择性曝光和显影的光刻图案化)第二掩蔽材料114(图1a)来在第一掩蔽材料112中形成第一开口116，然后通过至少一个第一材料去除工艺(例如，至少一个第一蚀刻工艺，如至少一个第一各向异性蚀刻工艺)将第二掩蔽材料114(图1a)中的所得图案转移到第一掩蔽材料112。此后，可以去除第二掩蔽材料114(图1a)的剩余部分(如果有的话)。
47.接下来参考图1c，可去除第三介电材料110在第一开口116(图1b)的水平边界内的部分以延伸第一开口116(图1b)的垂直深度并形成第二开口118。如图1c所示，第二开口118可具有与第一开口116(图1b)基本相同的水平尺寸(例如，在x方向上以及在y方向上，如基本相同的宽度w1)，并且可垂直延伸(在z方向上)完全穿过第三介电材料110。第二开口118
可形成为垂直延伸到并暴露位于第三介电材料110下方的第二介电材料108的部分。第二介电材料108的暴露部分可界定第二开口118的最低垂直边界(例如，底面、底部)。如图1c所示，在一些实施例中，第二开口118形成为垂直延伸到第二介电材料108中，使得第二开口118的下垂直边界在第二介电材料108的垂直边界内(例如，在最低垂直边界与最高垂直边界之间)。在附加的实施例中，第二开口118形成为垂直终止于第二介电材料108的最高垂直边界(例如，最上表面)，使得第二开口118的下垂直边界与第二介电材料108的最高垂直边界基本共面。
48.第二开口118可通过采用至少一个第二材料去除工艺来处理在图1b中描绘的处理阶段的微电子装置结构100而形成。例如，第二材料去除工艺可包括至少一个各向异性蚀刻工艺(例如，各向异性干法蚀刻工艺，如反应离子蚀刻(rie)、深rie、等离子体蚀刻、反应离子束蚀刻、化学辅助离子束蚀刻；和各向异性湿法蚀刻工艺)，其采用至少一种蚀刻剂，相比第一掩蔽材料112和第二介电材料108，该蚀刻剂对第三介电材料110更具选择性。第二材料去除工艺可去除第三介电材料110在第一开口116(图1b)的水平边界内的部分，而基本不去除第一掩蔽材料112在先前参考图1b描述的处理阶段之后剩余的部分。第二介电材料108可充当第二材料去除工艺的所谓的“蚀刻停止”材料。
49.接下来参考图1d，可去除第三介电材料110的附加部以水平扩展(例如，水平加宽)第二开口118(图1c)并形成第三开口120。如图1d所示，第三开口120可呈现与第一掩蔽材料112的垂直边界(例如，在z方向上)内的第二开口118(图1c)基本相同的水平尺寸(例如，在x方向上和在y方向上)，并可呈现比第三介电材料110的垂直边界内的第二开口118(图1c)更大(例如，更大、更宽)的水平尺寸。例如，如图1d所示，第三开口120可分别具有与第一掩蔽材料112的垂直边界内的第二开口118(图1c)基本相同的宽度w1，并且可分别具有大于第三介电材料110的垂直边界内的宽度w1的附加宽度w2。第三开口120可包含在第一掩蔽材料112下方水平延伸的底切区域120a。底切区域120a可向外水平延伸超过第二开口118(图1c)宽度w1至界定第三介电材料110内的第三开口120的水平尺寸的附加宽度w2。第三开口120的底切区域120a的下垂直边界可由第二介电材料108的上垂直边界(例如，上表面)界定，并且第三开口120的底切区域120a的上垂直边界可由第一掩蔽材料112的下垂直边界(例如，下表面)界定。
50.第三开口120可通过采用至少一个第三材料去除工艺来处理在图1c中描绘的处理阶段的微电子装置结构100而形成。例如，第三材料去除工艺可包括各向同性蚀刻工艺，该各向同性蚀刻工艺采用至少一种蚀刻剂，相比第一掩蔽材料112和第二介电材料108，该蚀刻剂对第三介电材料110更具选择性。在一些实施例中，如其中第三介电材料110包括介电氧化物材料(例如，sio
x
，如sio2)的实施例中，蚀刻剂包括氢氟酸(hf)。第三材料去除工艺可去除第三介电材料110在第二开口118(图1c)的水平边界外的部分，而基本不去除第一掩蔽材料112和第二介电材料108在先前参考图1c描述的处理阶段之后剩余的部分。
51.接下来参考图1e，可去除第二介电材料108在第一开口116(图1b)的水平边界内的部分以延伸第三开口120(图1d)的垂直深度并形成第四开口122。第四开口122可形成为垂直延伸(在z方向上)完全穿过第二介电材料108。第四开口122可暴露位于第二介电材料108下面的第一介电材料106的部分。第一介电材料106的暴露部分可界定第四开口122的最低垂直边界(例如，底面、底部)。如图1e所示，在一些实施例中，第四开口122形成为垂直延伸
到第一介电材料106中，使得第四开口122的最低垂直边界在第一介电材料106的垂直边界内(例如，在最低垂直边界与最高垂直边界之间)。在附加的实施例中，第四开口122形成为垂直终止于第一介电材料106的最高垂直边界(例如，最上表面)，使得第四开口122的下垂直边界与第一介电材料106的最高垂直边界基本共面。
52.如图1e所示，第四开口122可呈现与第一掩蔽材料112和第三介电材料110的垂直边界(例如，在z方向上)内第三开口120(图1d)基本相同的水平尺寸(例如，在x方向上和在y方向上)。另外，第四开口122可呈现与第二介电材料108的垂直边界内的第一开口116(图1b)基本相同的水平尺寸。第二介电材料108的垂直边界内的第四开口122的垂直下部可呈现与第一掩蔽材料112的垂直边界内的第四开口122的垂直上部基本相同的水平尺寸，并且可呈现比第三介电材料110的垂直边界内的第四开口122的垂直居中部分更小(例如，更窄)的水平尺寸。例如，如图1e所示，第四开口122可分别呈现第一掩蔽材料112和第二介电材料108的垂直边界内的宽度w1，并且可分别呈现大于第三介电材料110的垂直边界内的宽度w1的附加宽度w2。
53.第四开口122可通过采用至少一个第四材料去除工艺来处理在图1d中描绘的处理阶段的微电子装置结构100而形成。例如，第四材料去除工艺可包括各向异性蚀刻工艺(例如，各向异性干法蚀刻工艺、各向异性湿法蚀刻工艺)，该各向异性蚀刻工艺采用至少一种蚀刻剂，相比第一掩蔽材料112、第三介电材料110和第一介电材料106中的每一种材料，该蚀刻剂对第二介电材料108更具选择性。第四材料去除工艺可去除第二介电材料108在第一开口116(图1b)的水平边界内的部分，而基本不去除第一掩蔽材料112和第三介电材料110在先前参考图1d描述的处理阶段之后剩余的部分。第一介电材料106可充当第四材料去除工艺的所谓的“蚀刻停止”材料。
54.接下来参考图1f，可去除第一介电材料106在第一开口116(图1b)的水平边界内的部分以延伸第四开口122(图1e)的垂直深度并形成第五开口124。第五开口124可形成为垂直延伸(在z方向上)穿过垂直覆盖单元柱结构102的第一介电材料106的部分。第五开口124可垂直延伸到并暴露柱接触结构104的部分。柱接触结构104的暴露部分可至少部分地(例如，基本上)限定第五开口124的最低垂直边界(例如，底面、底部)。如图1f所示，在一些实施例中，第五开口124形成为垂直终止于柱接触结构104的最高垂直边界(例如，最上表面)，使得第五开口124的下垂直边界与柱接触结构104的最高垂直边界基本共面。在附加的实施例中，第五开口124形成为垂直延伸到柱接触结构104中，使得第五开口124的最低垂直边界在柱接触结构104的垂直边界内(例如，在最低垂直边界与最高垂直边界之间)。
55.如图1e所示，第五开口124可呈现与第四开口120(图1e)在第一掩蔽材料112和第三介电材料110的垂直边界(例如，在z方向上)内的基本相同的水平尺寸(例如，在x方向上和在y方向上)，并且可呈现与第一开口116(图1b)在第一介电材料106的垂直边界内的基本相同的水平尺寸。另外，在第二介电材料108的垂直边界内，第五开口124可呈现：垂直下部区域，该垂直下部区域呈现与第四开口120(图1e)在第二介电材料108的垂直边界内的部分基本相同的水平尺寸；以及垂直上部区域，该垂直上部区域呈现比第四开口120(图1e)在第二介电材料108的垂直边界内的部分更大(例如，更宽)的水平尺寸。垂直上部区域的水平尺寸可在第二介电材料108内在垂直向上方向上从与在第一介电材料106的垂直边界内的第五开口124的部分的水平尺寸基本相同的水平尺寸(例如，宽度w1)增加到相对较大水平尺
寸，该相对较大水平尺寸更接近在第三介电材料110的垂直边界内的第五开口124的其它部分的水平尺寸或甚至与之基本相同(例如，附加宽度w2)。例如，如图1f所示，第四开口122可分别在第一掩蔽材料112和第一介电材料106的垂直边界内呈现宽度w1，可分别在第三介电材料110的垂直边界内呈现大于宽度w1的附加宽度w2，并且可在第二介电材料108的垂直边界内分别呈现在向上垂直方向(例如，正z方向)上从宽度w1增加到附加宽度w2的不同宽度。
56.如图1f所示，在第一掩蔽材料112、第三介电材料110和第一介电材料106的垂直边界内，第五开口124可形成为呈现水平边界，该水平边界定向为基本垂直于(例如，正交于)柱接触结构104和单元柱结构102的上垂直边界(例如，上表面)。换句话说，在第一掩蔽材料112、第三介电材料110和第一介电材料106的垂直边界内，第五开口124的水平边界可定向为平行于柱接触结构104和单元柱结构102的水平边界(例如，侧表面、侧壁)。如本文所使用的，术语“平行”意指基本平行。另外，在第二介电材料108的垂直边界内，第五开口124可形成为呈现水平边界，该水平边界至少部分地不定向为垂直于柱接触结构104和单元柱结构102的上垂直边界。例如，如图1f所描绘，在第二介电材料108的垂直边界内，第五开口124可呈现在一或多个(例如，全部)垂直定向(例如，垂直延伸)平面(如zx平面(例如，由z方向和x方向界定的平面)和/或zy平面(例如，由z方向和y方向界定的平面))中具有弧形的(例如，圆角的、圆形的、弯曲的)水平边界。如下文进一步详细描述，第五开口124在第二介电材料108的垂直边界内的弧形轮廓可由第二介电材料108的弧形边缘126(例如，圆角边缘、圆形边缘、弯曲边缘)界定，该弧形边缘由用于形成第五开口124的工艺(例如，材料去除工艺)形成。
57.第五开口124可以通过采用至少一个第五材料去除工艺来处理在图1e中描绘的处理阶段的微电子装置结构100而形成。例如，第五材料去除工艺可包括各向异性蚀刻工艺(例如，各向异性干法蚀刻工艺、各向异性湿法蚀刻工艺)，该各向异性蚀刻工艺采用至少一种蚀刻剂，相比第二介电材料108和柱接触结构104，该蚀刻剂对第一介电材料106更具选择性。柱接触结构104可充当第五材料去除工艺的所谓的“蚀刻停止”结构。相比第二介电材料108在第四开口122(图1e)内暴露的部分，第五材料去除工艺可用相对更快的速率去除第一介电材料106的部分。然而，在第五材料去除工艺期间去除(例如，蚀刻)第二介电材料108的部分实现了第二介电材料108的剩余部分的弧形边缘126，该弧形边缘在第二介电材料108的垂直边界内提供具有弧形轮廓的第五开口124。如图1f所示，第五材料去除工艺还可去除第一掩蔽材料112的垂直上部，使得与第五材料去除工艺之前的第一掩蔽材料112的垂直厚度相比，第五材料去除工艺之后的第一掩蔽材料112的剩余物(例如，剩余部分)的垂直厚度(例如，垂直高度)更小。
58.接下来参考图1g，可以去除第一掩蔽材料112的剩余物(如果有的话)，并且可以在第五开口124(图1f)的剩余部分的内部和外部形成(例如，非保形地沉积)插塞材料128。插塞材料128可基本充满第五开口124(图1f)的剩余部分。插塞材料128可呈现基本上平面的上垂直边界(例如，上表面)和非平面的下垂直边界，该非平面的下垂直边界至少部分地由第三介电材料110、第二介电材料108、第一介电材料106和柱接触结构104的表面(例如，上表面、侧表面)在第五开口124(图1f)的边界处和外部的形貌限定。
59.插塞材料128可以由导电材料形成并且包含该导电材料。作为非限制性示例，插塞材料128可以由至少一种金属、至少一种合金和至少一种含金属导电材料(例如，导电金属
氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)中的一或多种形成，并且包含上述材料的一或多种。插塞材料128的材料成分可与柱接触结构104的材料成分基本相同，或插塞材料128的材料成分可不同于柱接触结构104的材料成分。在一些实施例中，插塞材料128由w形成并且包含w。插塞材料128可以基本上是同质的，或插塞材料128可以是异质的。
60.插塞材料128可使用传统工艺(例如，传统沉积工艺)和传统处理装备来形成，这些传统工艺和传统处理装备在本文中未详细描述。例如，插塞材料128可使用一或多个传统非保形沉积工艺(如传统非保形pvd工艺和传统非保形cvd工艺中的一或多个工艺)形成在微电子装置结构100的暴露部分上或上方。
61.接下来参考图1h，插塞材料128(图1g)的覆盖第三介电材料110的最上垂直边界(例如，最上表面)的部分可基本被去除以形成插塞结构130。去除工艺可暴露(例如，露出)第三介电材料110。插塞结构130的最上垂直边界(例如，最上表面)可形成为与第三介电材料110的最高垂直边界基本共面。
62.如图1h所示，插塞结构130的每一个可分别包含与柱接触结构104中的一个柱接触结构垂直相邻并且在第一介电材料106的垂直边界内的第一部分130a(例如，下部)、在第二介电材料108的垂直边界内的第二部分130b(例如，中间部)，以及在第三介电材料110的垂直边界内的第三部分130c(例如，上部)。第二部分130b可垂直插入在第一部分130a和第三部分130c之间，并且可与第一部分130a和第三部分130c一体且连续。如下文进一步详细描述，插塞结构130的几何构型(例如，形状、尺寸)可对应于(例如，可与其基本相同)第一介电材料106、第二介电材料108和第三介电材料110的垂直边界内的第五开口124(图1f)的几何构型。
63.插塞结构130的第一部分130a和第三部分130c可具有水平边界(例如，侧表面、侧壁)，该水平边界定向为基本垂直于(例如，正交于)柱接触结构104和单元柱结构102的上垂直边界(例如，上表面)。对于各插塞结构130，其第一部分130a和第三部分130c的水平边界可被定向为彼此平行并且平行于柱接触结构104和与插塞结构130可操作地相关联的单元柱结构102的水平边界。另外，插塞结构130的每一个的第二部分130b可具有水平边界，该水平边界至少部分定向为不垂直于柱接触结构104和单元柱结构102的上垂直边界。对于各插塞结构130，其第二部分130b的水平边界可至少部分定向为不平行于插塞结构130的第一部分130a和第三部分130c的水平边界，并且不平行于柱接触结构104和与插塞结构130可操作地相关联的单元柱结构102的水平边界。例如，插塞结构130的每一个的第二部分130b可呈现弧形水平边界131(例如，弧形侧表面、弧形侧壁)，该弧形水平边界在一或多个(例如，所有)垂直定向平面(如zy平面和/或zx平面)中具有圆角的(例如，圆形的、弯曲的、弧形的)、凹形横截面形状。在一或多个垂直定向平面中的插塞结构130的第二部分130b的弧形水平边界131的圆角凹形可与在一或多个垂直定向平面中的第二介电材料108的弧形边缘126的圆角凸形互补(例如，镜像)。
64.插塞结构130的每一个的第一部分130a可在其整个垂直尺寸(例如，垂直高度)上具有基本一致(例如，基本恒定、基本不可变)的水平尺寸(例如，宽度w1)。第一部分130a的水平尺寸可小于与插塞结构130可操作地相关联的单元柱结构102的水平尺寸(例如，小于或等于与插塞结构130可操作地相关联的柱接触结构104的水平尺寸)。另外，插塞结构130
的每一个的第三部分130c可在其整个垂直尺寸(例如，垂直高度)上具有基本一致(例如，基本恒定、基本不可变)的水平尺寸(例如，附加宽度w2)。第三部分130c的水平尺寸大于插塞结构130的第一部分130a的水平尺寸。此外，插塞结构130的每一个的第二部分130b可在其整个垂直尺寸(例如，垂直高度)上具有可变的(例如，基本不恒定的、基本不一致的)水平尺寸。第二部分130b在其中的不同垂直位置处的水平尺寸可以至少部分地由第二部分130b的弧形水平边界131界定。第二部分130b的水平尺寸(例如，宽度)可在远离第一部分130a并朝向第三部分130c的方向(例如，正z方向)上增加。作为非限制性示例，对于单个插塞结构130，其第一部分130a可在其整个垂直高度上呈现宽度w1；其第三部分130c可在其整个垂直高度上呈现大于宽度w1的附加宽度w2；并且其第二部分130b可以在其整个垂直高度上呈现不同的宽度(从接近插塞结构130的第一部分130a的相对较小宽度(例如，宽度w1)到接近插塞结构130的第三部分130c的相对较大宽度(例如，附加宽度w2))。
65.与具有传统几何构型的传统插塞结构之间的电容耦合相比，将插塞结构130形成为具有参考图1i描述的几何构型可实现微电子装置结构100的水平相邻插塞结构130之间的电容耦合的减小。例如，相对于简单呈现插塞结构的相对较高部分与插塞结构的相对较低部分的水平横截面区域之间的逐渐变窄的传统几何构型，本公开的插塞结构130的每一个的第一部分130a、第二部分130b(包含其弧形水平边界131)和第三部分130c的几何构型可减小水平相邻插塞结构130之间的电容耦合。因此，与包含具有传统几何构型的插塞结构的传统微电子装置相比，本公开的插塞结构130的几何构型可增强包含插塞结构130的本公开的微电子装置(例如，存储器装置，如3d nand闪存装置)的性能(例如，减少电容耦合)。
66.插塞结构130可通过采用至少一个第六材料去除工艺来处理在图1g中描绘的处理阶段的微电子装置结构100而形成。例如，该第六材料去除工艺可包括研磨平坦化工艺，如cmp工艺。第六材料去除工艺可去除插塞材料128(图1g)的垂直覆盖第三介电材料110的最高垂直边界(例如，最上表面)的部分，而基本不去除插塞材料128(图1g)的垂直位于第三介电材料110下面的最上垂直边界的附加部分。在一些实施例中，第六材料去除工艺(例如，cmp工艺)在到达第三介电材料110的最高垂直边界时终止。在附加的实施例中，第六材料去除工艺还可去除第三介电材料110的一部分和插塞材料128(图1g)的对应部分(例如，与第三介电材料110的去除部分处于相同垂直高度的部分)，但是第三介电材料110的剩余部分和插塞结构130的上垂直边界形成为基本上彼此共面。
67.接下来参考图1i，可在第三介电材料110和插塞结构130上或上方形成第四介电材料132，然后可以形成附加接触结构134(例如，数字线接触结构、位线接触结构)以垂直延伸穿过第四介电材料132并接触(例如，物理接触、电接触)插塞结构130。如图1i所示，在一些实施例中，附加接触结构134形成为物理接触(例如，坐落于)插塞结构130的上表面。
68.第四介电材料132可由至少一种绝缘材料形成并且包含该至少一种绝缘材料。第四介电材料132的材料成分可与第三介电材料110的材料成分基本相同，或第四介电材料132的材料成分可不同于第三介电材料110的材料成分。作为非限制性示例，第四介电材料132可以由至少一种介电氧化物材料(例如，sio
x
、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、alo
x
、hfo
x
、nbo
x
、tio
x
、zro
x
、tao
x
和mgo
x
中的一或多种)、至少一种介电氮化物材料(例如，siny)、至少一种介电氮氧化物材料(例如，sio
x
ny)、至少一种介电碳氧化物材料(例如，sio
xcy
)、至少一种氢化介电碳氧化物材料(例如，sic
xoyhz
)和至少一种介电
碳氮化物材料(例如，sio
xcz
ny)中的一或多种形成并且包含上述材料的一或多种。在一些实施例中，第四介电材料132由介电氧化物材料形成并且包含该介电氧化物材料(例如，sio
x
，如sio2)。第四介电材料132可以基本上是同质的，或第四介电材料132可以是异质的。
69.附加接触结构134可用于将插塞结构130(以及因此将柱接触结构104和单元柱结构102)耦合到导电结构(例如，导电布线结构、导电线结构)，以随后形成在微电子装置结构100上或上方。如下文参考图2进一步详细描述的，作为非限制性示例，附加接触结构134可将插塞结构130耦合到包含微电子装置结构100的微电子装置(例如，存储器装置，如3d nand闪存装置)的数字线结构(例如，位线结构、数据线结构)。
70.附加接触结构134的每一个的几何构型(例如，形状、尺寸)和水平位置(例如，在x方向上和在y方向上)至少部分地取决于插塞结构130的几何构型和水平位置。如图1i所示，各附加接触结构134可形成为其水平尺寸(例如，在x方向上和在y方向上)小于或等于与其接触(例如，物理接触、电接触)的单个插塞结构130的最高垂直边界(例如，最上表面)的对应水平尺寸。在一些实施例中，附加接触结构134的每一个的最低垂直边界的水平面积小于与其物理接触的插塞结构130的最高垂直边界的水平面积。各附加接触结构134的最低垂直边界的水平面积可以小于、等于或大于附加接触结构134的最高垂直边界的水平面积。在一些实施例中，各附加接触结构134的最低垂直边界的水平面积小于附加接触结构134的最高垂直边界的水平面积，使得附加接触结构134在一或多个垂直平面(例如，zy平面、zx平面)中呈现锥形横截面轮廓。另外，各附加接触结构134可形成为具有期望的水平横截面形状(例如，在xy平面中)。在一些实施例中，各附加接触结构134形成为呈现基本圆形的水平横截面形状。此外，附加接触结构134的每一个可形成为相对于与其接触的插塞结构130具有期望的水平位置。如图1i所示，在一些实施例中，各附加接触结构134形成为其水平中心偏离(例如，不对准)与其接触的插塞结构130的水平中心。在另外的实施例中，附加接触结构134的至少一个(例如，每个)形成为其水平中心和与其接触的插塞结构130的水平中心基本对准。
71.附加接触结构134可以由导电材料形成并包含该导电材料。作为非限制性示例，附加接触结构134可以由至少一种金属、至少一种合金和至少一种含金属导电材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)中的一或多种形成，并且包含上述材料的一或多种。附加接触结构134的材料成分可与插塞结构130和柱接触结构104中的一或多个(例如，每个)的材料成分基本相同，或插塞材料128的材料成分可不同于插塞结构130和柱接触结构104中的一或多个(例如，每个)的材料成分。在一些实施例中，附加接触结构134由w形成并且包含w。附加接触结构134可分别是基本同质的，或附加接触结构134可分别是异质的。
72.因此，根据本公开的实施例，一种微电子装置包括柱结构(包括半导体材料)、与柱结构的上部物理接触的接触结构，以及在接触结构上方并与接触结构物理接触的导电结构。所述导电结构的每一个包括具有第一水平宽度的下部、垂直覆盖所述下部并具有大于所述第一水平宽度的第二水平宽度的上部，以及垂直插入所述下部与所述上部之间并具有弧形水平边界的附加部，所述弧形水平边界界定从接近所述下部的所述第一水平宽度变化到接近所述上部的相对较大水平宽度的附加水平宽度。
73.此外，根据本公开的实施例，一种形成微电子装置的方法包括形成与柱结构的上
部物理接触的接触结构，所述柱结构包括半导体材料。在所述接触结构上方形成介电材料。所述介电材料包括在所述接触结构上方的第一介电材料、在所述第一介电材料上方的第二介电材料，以及在所述第二介电材料上方的第三介电材料。将所述介电材料图案化以形成延伸到所述接触结构的孔。所述孔的每一个包括在所述第一介电材料的垂直边界内的第一宽度、在所述第三介电材料的垂直边界内的大于所述第一宽度的第二宽度，以及在所述第二介电材料的垂直边界内的多个宽度。所述多个宽度从接近所述第一介电材料的所述第一宽度增加到接近所述第三介电材料的相对较大宽度。在所述孔内形成导电结构。所述导电结构基本充满所述孔并与所述接触结构物理接触。
74.本公开的微电子装置结构(例如，在先前参考图1i描述的处理阶段处或之后的微电子装置结构100)可包含在本公开的微电子装置中。例如，图2示出了包含微电子装置结构200的微电子装置201(例如，存储器装置，如3d nand闪存装置)的一部分的局部剖面透视图。微电子装置结构200可以与在先前参考图1i描述的处理阶段处或之后的微电子装置结构100基本类似。为了清楚和易于理解附图和相关联的描述，本文先前描述的微电子装置结构100的一些特征(例如，结构、材料)未在图2中示出。然而，应当理解，在先前参考图1i描述的处理阶段处或之后的微电子装置结构100的任何特征(其已在本文中参考图1a至1i中的一或多个进行描述)可包含在本文中参考图2描述的微电子装置201的微电子装置结构200中。
75.如图2所示，除了本文先前描述的关于微电子装置结构100的微电子装置结构200的特征之外，微电子装置201还可包含堆叠结构202，该堆叠结构包含布置在层208中的导电结构204和绝缘结构206的垂直交替的(例如，在z方向上)序列，每个层包含与至少一个绝缘结构206垂直相邻的导电结构204的至少一个。与先前参考图1a描述的单元柱结构102基本类似的单元柱结构210垂直延伸穿过堆叠结构202。单元柱结构210与堆叠结构202的导电结构204的交叉点形成垂直延伸穿过堆叠结构202的存储器单元串212。导电结构204可充当存储器单元串212的局部存取线结构(例如，局部字线结构)。另外，微电子装置201还可包含一或多个阶梯结构214，该阶梯结构具有由堆叠结构202的层208的边缘(例如，x方向上的水平端)界定的台阶216。阶梯结构214的台阶216可充当堆叠结构202的导电结构204的接触区域。
76.微电子装置201还可包含至少一个源极结构218、存取线布线结构220、第一选择栅222(例如，上选择栅、漏极选择栅(sgds))、选择线布线结构224、一或多个第二选择栅226(例如，下选择栅、源极选择栅(sgs))、数字线结构228、存取线接触结构230和选择线接触结构232。数字线结构228可通过与先前参考图1i描述的附加接触结构134、插塞结构130和柱接触结构104基本相似的附加接触结构、插塞结构和柱接触结构分别耦合到单元柱结构210。例如，数位线结构228可垂直覆盖并物理接触附加接触结构(例如，附加接触结构134((图1i))；附加接触结构可垂直覆盖并物理接触插塞结构(例如，插塞结构130(图1i))；插塞结构可垂直覆盖并物理接触柱接触结构(例如，柱接触结构104))；并且柱接触结构可物理接触单元柱结构210(例如，对应于单元柱结构102(图1i))。另外，存取线接触结构230和选择线接触结构232可如所呈现的将微电子装置201的附加特征彼此耦合(例如，选择线布线结构224耦合到第一选择栅222，存取线布线结构220耦合到堆叠结构202的层208的导电结构204)。
77.微电子装置201还可包含垂直定位在单元柱结构210(以及因此在存储器单元串212)下方的基础结构234。基础结构234可包含至少一个控制逻辑区域，该控制逻辑区域包含被配置为控制微电子装置201的其他特征(例如，存储器单元串212)的各种操作的控制逻辑装置。作为非限制性示例，基础结构234的控制逻辑区域还可包含以下中的一或多个(例如，每个)：电荷泵(例如，v
ccp
电荷泵、v
negwl
电荷泵、dvc2电荷泵)、延迟锁定环(dll)电路(例如，环形振荡器)、v
dd
调节器、驱动器(例如，串驱动器)、页缓冲器、解码器(例如，局部层面解码器、列解码器、行解码器)、感测放大器(例如，均衡(eq)放大器、隔离(iso)放大器、nmos感测放大器(nsa)、pmos感测放大器(psa))、修复电路(例如，列修复电路、行修复电路)、i/o装置(例如，本地i/o装置)、存储器测试装置、mux、错误检查和校正(ecc)装置、自刷新/损耗均衡装置和其它芯片/层面控制电路。基础结构234的控制逻辑区可耦合到源极结构218、存取线布线结构220、选择线布线结构224和数字线结构228。在一些实施例中，基础结构234的控制逻辑区域包含cmos(互补金属-氧化物-半导体)电路。在此类实施例中，基础结构234的控制逻辑区域可以被表征为具有“阵列下cmos”(“cua”)配置。
78.因此，根据本公开的实施例，存储器装置包括堆叠结构、至少一个源极结构、单元柱结构、单元接触结构、导电插塞结构和数字线结构。所述堆叠结构包括绝缘结构和导电结构的垂直交替的序列。所述至少一个源极结构位于该堆叠结构下方。所述单元柱结构垂直延伸穿过所述堆叠结构并且耦合到所述至少一个源极结构。所述单元接触结构耦合到单元柱结构。所述导电插塞结构覆盖并耦合到所述单元接触结构。所述导电插塞结构的每一个包括具有基本垂直于所述单元接触结构的上表面延伸的第一水平边界的第一部分、覆盖所述第一部分并具有呈现圆角凹形的第二水平边界的第二部分，以及覆盖所述第二部分并具有基本垂直于所述单元接触结构的所述上表面延伸的第三水平边界的第三部分。所述数字线结构覆盖并耦合到所述导电插塞结构。
79.根据本公开的实施例的微电子装置结构(例如，在先前参考图1i描述的处理阶段处或之后的微电子装置结构100)和微电子装置(例如，微电子装置201(图2))可用于本公开的电子系统的实施例中。例如，图3是根据本公开实施例的说明性电子系统300的框图。电子系统300可包括，例如，计算机或计算机硬件部件、服务器或其它网络硬件部件、蜂窝电话、数码相机、个人数字助理(pda)、便携式媒体(例如，音乐)播放器、wi-fi或支持蜂窝的平板电脑，如例如或平板电脑、电子书、导航装置等。电子系统300包含至少一个存储器装置302。例如，存储器装置302可包括先前本文中描述的微电子装置结构(例如，微电子装置结构100(图1i))和微电子装置(例如，微电子装置201(图2))中的一或多种。电子系统300还可包含至少一个电子信号处理器装置304(通常称为“微处理器”)。电子信号处理器装置304可(可选地)包含先前本文中描述的微电子装置结构(例如，微电子装置结构100(图1i))和微电子装置(例如，微电子装置201(图2))中的一或多种。虽然存储器装置302和电子信号处理器装置304在图3中被描绘为两(2)个单独的装置，但是在附加的实施例中，具有存储器装置302和电子信号处理器装置304的功能的单个(例如，仅一个)存储器/处理器装置被包含在电子系统300中。在此类实施例中，存储器/处理器装置可包含先前本文中描述的微电子装置结构(例如，微电子装置结构100(图1i))和微电子装置(例如，微电子装置201(图2))中的一或多种。电子系统300还可包含一或多个输入装置306，其用于由用户向电子系统300输入信息，例如鼠标或其它定点装置、键盘、触摸板、按钮或控制面板。电子系
统300还可包含用于向用户输出信息(例如，视觉或音频输出)的一或多个输出装置308，例如监视器、显示器、打印机、音频输出插孔、扬声器等。在一些实施例中，输入装置306和输出装置308可包括单个触摸屏装置，该触摸屏装置可用于向电子系统300输入信息并且向用户输出视觉信息。输入装置306和输出装置308可以与存储器装置302和电子信号处理器装置304中的一或多个电连通。
80.因此，根据本公开的实施例，电子系统包括输入装置、输出装置、可操作地耦合到输入装置和输出装置的处理器装置，以及可操作地耦合到处理器装置的存储器装置。所述存储器装置包括至少一个微电子装置结构，所述结构包括耦合到存取线结构和至少一个源极结构的垂直延伸的存储器单元串、覆盖并耦合到所述垂直延伸的存储器单元串的导电结构，以及覆盖并耦合到所述导电结构的数字线结构。所述导电结构的每一个包括具有第一宽度的下部、具有大于所述第一宽度的第二宽度的上部，以及在所述下部与所述上部之间并具有水平边界的中间部，所述水平边界呈现界定从接近所述下部的所述第一宽度变化到接近所述上部的相对较大宽度的附加宽度的凹弧形。
81.与传统结构、传统装置和传统方法相比，本公开的结构和装置有利地促进以下各项中的一项或多项：改进微电子装置性能、降低成本(例如，制造成本、材料成本)、增加部件小型化以及增大封装密度。例如，与传统方法和结构相比，本公开的方法和结构可减少水平相邻导电结构(例如，将数字线结构耦合到垂直延伸存储器单元串的水平相邻插塞结构)之间的不期望电容耦合，同时维持或甚至减小特征尺寸。与传统结构和传统装置相比，本公开的结构和装置还可改善可扩展性、效率和简单性。
82.下面阐述本公开的附加的非限制性示例实施例。
83.实施例1：一种微电子装置，该微电子装置包括：柱结构(包括半导体材料)，与柱结构的上部物理接触的接触结构，以及在接触结构上方并与接触结构物理接触的导电结构，导电结构的每一个包括：具有第一水平宽度的下部、垂直覆盖该下部并具有大于该第一水平宽度的第二水平宽度的上部，以及垂直插入该下部与该上部之间并具有弧形水平边界的附加部，该弧形水平边界界定从接近该下部的第一水平宽度变化到接近该上部的相对较大水平宽度的附加水平宽度。
84.实施例2：根据实施例1所述的微电子装置，还包括：第一介电材料，其沿着导电结构的每一个的下部的整个垂直高度基本水平地包围该下部；第二介电材料，其覆盖该第一介电材料并沿着导电结构的每一个的附加部的整个垂直高度基本水平地包围该附加部；以及第三介电材料，其覆盖该第二介电材料并沿着导电结构的每一个的上部的整个垂直高度基本水平地包围该上部。
85.实施例3：根据实施例2所述的微电子装置，其中该第一介电材料和该第三介电材料各自包括介电氧化物材料；并且该第二介电材料包括介电氮化物材料。
86.实施例4：根据实施例2所述的微电子装置，其中导电结构的每一个的附加部的弧形水平边界呈现圆角凹形；并且第二介电材料具有与导电结构的每一个的附加部的弧形水平边界相对的弧形边缘，该第二介电材料的弧形边缘表现为圆角凸形。
87.实施例5：根据实施例1至4中任一实施例所述的微电子装置，其中导电结构的水平中心基本对准与其物理接触的接触结构的水平中心。
88.实施例6：根据实施例1至5中任一实施例所述的微电子装置，其中导电结构的至少
一个的下部基本被限制在与其物理接触的接触结构的至少一个的水平边界内。
89.实施例7：根据实施例6所述的微电子装置，其中导电结构的至少一个的上部水平延伸超过接触结构的至少一个的水平边界。
90.实施例8：根据实施例1至7中任一实施例所述的微电子装置，还包括在导电结构上方并与之物理接触的附加接触结构。
91.实施例9：根据实施例8所述的微电子装置，其中附加接触结构的水平中心偏离与其物理接触的导电结构的水平中心。
92.实施例10：根据实施例8所述的微电子装置，其中附加接触结构的至少一个基本被限制在与其物理接触的导电结构的至少一个的上部的水平边界内。
93.实施例11：一种形成微电子装置的方法，该方法包括：形成与包括半导体材料的柱结构的上部物理接触的接触结构；在该接触结构上方形成介电材料，该介电材料包括：在该接触结构上方的第一介电材料、在该第一介电材料上方的第二介电材料，以及在该第二介电材料上方的第三介电材料；图案化该介电材料以形成延伸到该接触结构的孔，孔的每一个包括：在该第一介电材料的垂直边界内的第一宽度、在该第三介电材料的垂直边界内的大于该第一宽度的第二宽度，以及在该第二介电材料的垂直边界内的多个宽度，该多个宽度从接近该第一介电材料的该第一宽度增加到接近该第三介电材料的相对较大宽度；以及在该孔内形成导电结构，该导电结构基本充满该孔并物理接触该接触结构。
94.实施例12：根据实施例11所述的方法，还包括形成与该导电结构物理接触的附加接触结构，该附加接触结构的宽度小于第二宽度并且其水平中心偏离与其物理接触的导电结构的水平中心。
95.实施例13：根据实施例11和12中的一实施例所述的方法，其中图案化该介电材料包括：在该第三介电材料上方形成硬掩模材料；图案化该硬掩模材料以形成垂直延伸穿过其中的开口，该开口的水平中心与接触结构的水平中心基本对准并且分别呈现第一宽度；在图案化该硬掩模材料之后去除该第三介电材料的部分以从开口形成附加开口，该附加开口在硬掩模材料的垂直边界内呈现第一宽度并且在第三介电材料的垂直边界内呈现第二宽度；以及在去除第三介电材料的部分之后去除该第二介电材料的部分和该第一介电材料的部分以形成孔。
96.实施例14：根据实施例13所述的方法，其中去除该第三介电材料的部分包括：去除该第三介电材料的第一部分以形成垂直延伸穿过硬掩模材料和第三介电材料的初始附加开口，该初始附加开口在硬掩模材料的垂直边界内和在第三介电材料的垂直边界内呈现第一宽度；以及去除第三介电材料的与初始附加开口水平相邻的第二部分，以从初始附加开口形成附加开口。
97.实施例15：根据实施例13所述的方法，其中去除该第二介电材料的部分和该第一介电材料的部分包括：在去除该第三介电材料的部分之后去除该第二介电材料的第一区域以从该附加开口形成另外的开口，该另外的开口在该硬掩模材料的垂直边界内垂直呈现第一宽度、在该第三介电材料的垂直边界内垂直呈现第二宽度并且在该第二介电材料的垂直边界内垂直呈现第一宽度；以及在去除该第二介电材料的第一区域之后，去除该第二介电材料的第二区域和该第一介电材料的部分，以从该另外的开口形成孔。
98.实施例16：根据实施例11至15中任一实施例所述的方法，其中该第二介电材料的
垂直边界内的孔的每一个的相对较大宽度基本等于第二宽度。
99.实施例17：根据实施例11至16中任一实施例所述的方法，其中图案化该介电材料以形成孔包括形成孔以具有水平边界，该水平边界在第二介电材料的垂直边界内呈现圆角凹形。
100.实施例18：根据实施例17所述的方法，还包括：在该第一介电材料的垂直边界内形成孔的水平边界的部分，以基本垂直于接触结构的上表面延伸；以及在该第三介电材料的垂直边界内形成孔的水平边界的附加部分，以基本垂直于接触结构的上表面延伸。
101.实施例19：根据实施例11至18中任一实施例所述的方法，还包括：形成该第一介电材料以包括二氧化硅；形成该第二介电材料以包括氮化硅；以及形成该第三介电材料以包括附加二氧化硅。
102.实施例20：根据实施例11至19中任一实施例所述的方法，其中在该孔内形成导电结构包括：在该孔的内部和外部形成导电材料，该导电材料基本充满该孔；以及去除该导电材料的覆盖该第三介电材料的上垂直边界的部分以形成该导电结构。
103.实施例21：一种存储器装置，该存储器装置包括：堆叠结构，其包括绝缘结构和导电结构的垂直交替的序列；位于该堆叠结构下方的至少一个源极结构；单元柱结构，其垂直延伸穿过该堆叠结构并且耦合到该至少一个源极结构；单元接触结构，其耦合到该单元柱结构；导电插塞结构，其覆盖并耦合到该单元接触结构，导电插塞结构的每一个包括：具有基本垂直于该单元接触结构的上表面延伸的第一水平边界的第一部分、覆盖该第一部分并具有呈现圆角凹形的第二水平边界的第二部分，以及覆盖该第二部分并具有基本垂直于该单元接触结构的上表面延伸的第三水平边界的第三部分；以及覆盖并耦合到该导电插塞结构的数字线结构。
104.实施例22：根据实施例21所述的存储器装置，还包括：介电氧化物材料，其覆盖该堆叠结构并且与导电插塞结构的每一个的第一部分的第一水平边界水平相邻；介电氮化物材料，其在该介电氧化物材料上并且与导电插塞结构的每一个的第二部分的第二水平边界水平相邻；以及附加介电氧化物材料，其位于该介电氮化物材料上并且与导电插塞结构的每一个的第三部分的第三水平边界水平相邻。
105.实施例23：根据实施例21和22中一实施例所述的存储器装置，还包括基础结构，其垂直位于该堆叠结构下方并且包括耦合到该堆叠结构的至少一个源极结构、数字线结构以及导电结构的控制逻辑电路。
106.实施例24：一种电子系统，该电子系统包括：输入装置；输出装置；处理器装置，其可操作地耦合到该输入装置和该输出装置；以及存储器装置，其可操作地耦合到该处理器装置并且包括至少一个微电子装置结构，该微电子装置结构包括：垂直延伸的存储器单元串，其耦合到存取线结构和至少一个源极结构；导电结构，该导电结构覆盖并耦合到该垂直延伸的存储器单元串，导电结构的每一个包括：具有第一宽度的下部、具有大于该第一宽度的第二宽度的上部，以及在该下部与该上部之间并具有水平边界的中间部，该水平边界呈现界定从接近该下部的第一宽度变化到接近该上部的相对较大宽度的附加宽度的凹弧形；以及覆盖并耦合到该导电结构的数字线结构。
107.实施例25：根据实施例24所述的电子系统，其中该存储器装置包括3d nand闪存装置。
108.尽管本公开可以具有各种修改和替代形式，但是具体实施例已经通过实例在附图中示出并且将被详细描述。然而，本公开不限于所公开的特定形式。相反，本公开将覆盖落入以下所附权利要求及其法律等同物的范围内的所有修改、等同物和替代物。