专利名称：半导体芯片上的电感的结构及其制造方法
技术领域：
本发明一般涉及集成电路(IC)的结构及其制造方法。本发明特别涉及实现作为集成电路(IC)一部分的电感电路结构及其制造方法，其中所说集成电路的线宽在微米或亚微米量级，可以完全集成这种电感电路，并将之规则地用作IC电路元件。
尽管随着超大规模集成电路(VLSI)和甚大规模集成电路(ULSI)的制造技术的发展，电子电路越来越小型化，但仍有电感电路不适于IC实现这样一个极大的难点限制着集成电路技术。该问题是因为IC制造技术多数为‘层取向’，一般包括连续形成多层水平表面的工艺。然而，电感电路为‘非平面’构形，一般为连续的螺旋形。这种特殊的非平面螺旋构形妨碍了实现将电感电路集成为IC器件的一部分的IC制造工艺。
这种技术上的难题严重地限制了IC技术的应用范围。电感电路广泛用于各种滤波器、振荡器、谐振器、变压器和许多用于通信信号发生及处理、能量存储、静电放电(ESD)或过电应力(EOS)保护的其它控制电路。这种不能在IC芯片上集成电感电路的限制极大地阻碍了这些领域的技术进步。正如下文将要讨论的那样，对于涉及电感电路的器件仍在应用传统的设计和制造技术，数十年来没有进展。这一问题还阻碍了包含有电感电路的所有器件得益于IC制造技术。这样，由于不能采用高精度而且有效的IC制造技术，使需要使用电感电路的器件最小型化和进行批量生产，所以，与IC制造的器件相比，这些器件体积庞大，并且成本较高。
在1988年11月8日授权、名称为“被盗物品检测标签片及其制造方法”的美国专利4783646中，Matsuzaki公开了一种被盗物品检测标签片(a stolen article detection tag sheet)。该标签片包括发射天线部分、接收天线部分、和串联于接收和发射天线部分之间的电感器部分。该标签片包括半导体二极管芯片，该半导体二极管芯片有安装于电感器第一部分且与之电连接的半导体衬底和形成于衬底顶部的肖特基势垒电极。该标签片还包括与肖特基势垒电极的导电部件相接触形成的第二导电图形。半导体芯片二极管和电感器部分彼此并联，构成一个LC谐振器，谐振器的频率由二极管的寄生电容和此特定标签片中2.4nH的电感决定。
Matzusaki公开了一种在印刷电路(PC)板上实现LC谐振电路的方法。然而，虽然Matzusaki的技术公开了一种制造LC电路的结构，其中由于导电线与二极管电极并联，电感与寄生电容一起产生，但没有给出在集成电路(IC)芯片上单独制造电感的方法。而且，由于由Matzusaki所公开的谐振器的尺寸为几百微米(μm)，所以，由Matzusaki公开的技术和器件结构无法应用于线宽在几微米或亚微米量级的IC器件的制造中。
在另一篇1989年6月20日授权、名称为“用于放大器的直流偏压的多螺旋电感器”的美国专利4841253中，Crabill公开了一种在芯片上有DC偏压的单片半导体，包括接在相应的偏置和半导体电路之间的多个串联连接的螺旋形电感器。如
图1、2和3所示，该专利权利要求书所述的包括这些螺旋形电感器的电感装置皆为芯片外元件。由于在水平面上作为螺旋形延展的特殊结构，使这些电感电路占据很大IC芯片面积，因此，不适于密集的IC集成，特别不适于超大规模集成(VLSI)。而且，由于是平面结构，由这种平面螺旋形电感器提供的电感很有限。所以，在Crabill的发明中公开和使用的电感的应用很有限。
除了上述的螺旋形电感器外，下面参照1989年1月24日授予Sikora的美国专利480032“Single Ended Self-Oscillating DC-DCConverter for Intermittently Energized Load Having VBEResponsive Current Limit Circuit”，或者另一篇1989年7月4日授予Kitchen的美国专利4845580“AC DC Spike EliminatingBandpass Filter”，说明在不同器件中使用电感电路的情况。这些专利中公开的电感电路仍作为绕线电路元件引入。显然这些电感电路不能作为IC器件的一部分在IC芯片上实现。
因此，在IC器件，特别是需要采用电感电路的电子器件的制造技术中，仍然需要提供一种能克服这些限制的结构和制造方法。
因此，本发明的目的是提供一种在IC芯片上的电感电路的结构及其制造方法，以解决上述现有技术中的问题。
具体地，本发明的一个目的是提供一种能把电感电路集成于其上的IC结构和制造方法。
本发明的另一个目的是提供一种集成电感电路使之成为IC器件一部分的IC结构及其制造方法，以便能把电感器件的尺寸减至可与VLSI或ULSI线宽相比的范围。
本发明的再一个目的是提供一种集成电感电路使之成为IC器件一部分的IC结构及其制造方法，以便利用IC制造方法，使引入了电感电路的电子器件最小化，和批量生产这种器件。
本发明的又一个目的是提供一种集成电感电路使之成为IC器件一部分的IC结构及其制造方法，以便利用IC制造方法，提高引入了电感电路的电子器件的制造质量。
本发明的又一个目的是提供一种集成电感电路使之成为IC器件一部分的IC结构及其制造方法，由于较好的设计和由IC技术所提供的较高制造质量，从而可提高引入了电感电路的电子器件的诸如速度、控制精度或其它工作特性等性能水平。
简言之，在优选实施例中，本发明包括电感电路。在包括衬底层和介质层的半导体芯片上制造电感电路。电感电路包括被介质层包围且由高磁敏感材料(HMSM)构成的电感铁芯。包围电感铁芯的介质层又被导电线环绕，导电线包括下导电线、在穿过包围介质层的通路(vias)中的导电线、及上导电线。用IC制造工艺使这些导电线构图。于是，电感铁芯、包围电感铁芯的介质层、和环绕导电线构成电感电路，电感电路形成于包括衬底层和介质层的半导体芯片上。
毫无疑问，在阅读了下面参照各附图对优选实施例的说明后，本领域的技术人员会很清楚本发明的这些和其它目的及优点。
图1A-1K是本发明的制造电感电路的工艺步骤的剖面图、顶视图和局部透视图。
图2A-2E是按本发明的制造另一电感电路的工艺步骤的剖面图或顶视图。
图3A-3D表示形成于IC芯片上的多层水平面上的不同电感电路的组合；及图4A-4C是一种电感电路的局部透视图，或是利用穿过几个水平面的通路连线，或是利用几个垂直面间的水平连线，连接在几个水平面或垂直面上的多个水平线圈或垂直线圈，可构成所说电感电路。
图1A-1G示出了制造IC电感电路100的工艺步骤。图1A示出了其上表面支撑介质层110的衬底105。在介质层110上淀积导电层115。然后，利用刻蚀工艺或其它IC处理步骤，例如，利用光刻技术，使导电层115构图，形成下导电线115-1。图1B是在介质层110上的已构图的下导电线115-1的顶视图。图1C示出了在下导电线115-1上形成的第二介质层120。然后，在介质层120上淀积高磁敏感材料(HMSM)层125。然后蚀刻HMSM层125，形成电感铁芯125-1。图1D示出了在电感铁芯125-1上淀积另一介质层130的下一步骤。如图1E所示，穿过介质层形成‘通路’135即小针孔135，其中每个‘通路’中皆填有导电材料，以便与下导电线115-1电接触。图1F示出了形成于介质层130上的另一导电层140，然后，如图1G所示，蚀刻导电层140，使之构图，形成上导电线140-1，其中每根上导电线连接两个通路，于是构成围绕HMSM电感铁芯125-1的电路。然后，在导电线140-1上形成另一介质层150，以构成保护整个电感电路100的钝化和绝缘层150。
为了更清楚地表示电感电路100的构成，图1I、1I’和1J是通过利用通路连线135连接下电感线115-1与上电感线140-1形成的电感线的顶视图和侧透视图。图1I’示出了包括电感铁芯125-1的电感电路，而图1I示出了没有电感铁芯的电感电路100。这样形成的电感电路100所用的这种三维多平面构形的导电线给IC电路的设计者提供了一种避免传统层取向IC设计思想限制的技术。
图1K是用于ESD保护的电感电路100的透视图，其中导电线的一端与内部电路155连接，而另一端与键合焊盘160连接，以便释放由于静电放电产生的过电流。电感电路100，即连接的电感线115-1、135和140-1响应静电放电产生电感电压和电流，这可以防止在内部电路155内放电的恒定的高电压和电流，从而可以使由ESD或EOS产生的损害最小化。
本发明公开了一种在半导体芯片105上制造的集成电路(IC)电感电路100。该IC电感电路100包括电感线，利用穿过半导体芯片105中的各层间的多根通路连线135，连接位于如上表面层和底表面层等半导体芯片的各层上的多根导电线，例如导电线115-1和140-1，在半导体芯片中形成该电感线，于是在半导体芯片105中形成IC电感线圈。位于各层上的电感线和多根通路连线是利用IC工艺在半导体芯片105上制造的。
图1H示出了包括电感电路100的本发明的一个优选实施例。在包括衬底层105和介质层110的半导体芯片上制作电感电路100。电感电路100包括由高磁敏感材料构成的电感铁芯125-1，该铁芯被包括介质层120和130的介质层包围。包绕电感铁芯125-1的介质层即介质层120和130又被包括下导电线115-1、‘通路’135中的导电线和上导电线140-1的导电线环绕。利用IC制造工艺，使导电线构图。于是电感铁芯125-1、围绕电感铁芯125-1的介质层(层120和130)和环绕导电线(线115-1、135和140)构成电感电路100。电感电路100形成于包括衬底105和介质层110的半导体芯片上。
图1K也示出了本发明的一个优选实施例，其中，集成电感电路100的电感线圈还与位于半导体芯片105上的内部电路155及键合焊盘160连接，以保护内部电路不受静电放电(ESD)或过电应力(EOS)的损害。
图1A-1K还公开了一种利用IC制造工艺在衬底105上制造集成电感电路100的方法，该方法包括下列步骤(a)在衬底105上形成三层结构，并使该三层结构构图，三层结构包括多根下电感线115-1、多根上电感线140-1和由高磁敏感材料(HMSM)构成的电感铁芯125-1，电感铁芯125-1绝缘地形成于上电感线140-1和下电感线115-1之间；及(b)穿过电感铁芯形成多个连接装置135，以连接上电感线140-1与相应的下电感线115-1，形成结合的电感线，使之环绕电感铁芯125-1，以便于电感电流于其中导通，从而在电感铁芯125-1中产生感应磁场。在优选实施例中，上述制造集成电感电路100的方法中，包括形成三层结构和使三层结构构图的步骤(a)及形成连接装置的步骤(b)，步骤(a)和(b)皆利用IC制造工艺，因而可以制造线宽接近一微米或以下的集成电感电路100。
图2A-2E示出了在IC芯片上制造电感电路200的另一工艺步骤。图2A示出了包括可以是如硅衬底的半导体衬底205和首先淀积于衬底205上表面上的高磁敏感材料210层。然后，在该HMSM层210上淀积导电层215，利用如蚀刻等IC处理步骤，使该导电层215构图，以形成下电感线215-1。图2B是下电感线215-1的顶视图。图2C示出了淀积在下电感线215-1上的另一高磁敏感材料层220。穿过HMSM层220，形成多个‘通路’225，然后，用导电材料填充每个通路，以便与下电感线215-1接触。在HMSM层220上形成另一导电层230，然后，构图以便形成与通路电接触的多根上电感线230-1，如图2D所示。然后，如图2E所示，在上电感线230-1上淀积另一HMSM层235，以完成电感器200的结构，该电感器200有被HMSM层包围且包括下电感线215-1、通路电感线225和上电感线230-1的电感线，所述HMSM层包括HMSM层210、220和235。这些处理步骤和该电感结构特别适合采用非导电高磁敏感材料的电感铁芯，并且对用IC技术在IC芯片上制造电感电路来说，可很有效地在很小的体积内产生高电感量。
图2E还公开了一种在半导体芯片上制造的IC电感电路。该电感电路包括由高磁敏感材料(HMSM)构成的电感铁芯，包括层210、220和235。电感电路还至少有一电感线，电感线由下电感线215-1和上电感线230-1组合而成。电感线位于电感铁芯附近，用来导通其中的电感电流，以在电感铁芯中产生感应磁场。电感铁芯和电感线都是用IC工艺在IC芯片即衬底205上制造的。利用IC制造工艺，可使如图2E所示的电感铁芯和电感线的线宽在约1微米或以下，这种线宽适于用VLSI技术制造的IC器件的集成。
图2A-2E还公开了一种用IC制造工艺在衬底205上制造集成电感电路200的方法，该方法包括下列步骤(a)在衬底205上形成五层结构，并构图，该五层结构包括(i)由高磁敏感材料(HMSM)构成的下电感铁芯层210，(ii)下HMSM层210上的多根下电感线215-1，(iii)在下电感线215-1之上的中间层220，(iv)在中间层220上的多根上电感线230-1，和(v)由高磁敏感材料(HMSM)构成的电感铁芯层235，上和下电感铁芯层210和235及中间层220与上电感线和下电感线215-1和230-1绝缘；(b)穿过中间层220形成多个连接装置225，以连接每个上电感线230-1与相应的下电感线215-1，在包含于上和下电感铁芯层210和235的体积内形成组合电感线，用于导通其中的电感电流，从而在电感铁芯层210和235中产生感应磁场。在优选例中，形成五层结构并构图的步骤(a)和形成连接装置225的步骤(b)利用了IC制造工艺，因而，可制造线宽约1微米或以下的集成电感电路200。在另一个优选实施例中，形成中间层的步骤(a)是利用高磁敏感材料(HMSM)形成中间层以制造集成电感电路200的步骤。在再一个优选实施例中，形成上和下电感铁芯层和中间层的步骤是利用由非导电高磁敏感材料构成的材料形成各层以制造集成电感电路200的步骤。
图3A示出了本发明的另一优选实施例，其中利用本发明所公开的技术形成有两个电感电路，即外电感电路310和内电感电路360。外电感电路310包括一组形成于上层上的上电感线315和一组形成于底层上的下电感线325。上电感线315和下电感线325通过穿过上层和底层间的材料的通路连线320互连。同样，内电感电路360也包括一组形成于内部上层上的上电感线365和一组形成于内部底层上的下电感线375。一组相应的内部通路连线370连接内部上电感线365和下电感线375。根据所用的IC技术是三层或是四层技术，内部下层可以与外部下层在同一或不同水平面上。图3B是内部和外部电感电路360和310的侧面剖视图，其中利用三层技术使这两个电感电路的下层重叠于同一个水平面上。图3C也是内部和外部电感电路360和310的侧面剖视图，其中利用四层技术使这两电感电路的下层位于两个不同的水平面上。图3D是本发明另一个优选实施例的侧边剖面图，其中利用公开于本发明且使用四层IC制造技术的技术，形成有三个电感电路，即，外电感电路310、和两个内电感电路360和380。可以将如图3A-3C所示的外电感电路310和内电感电路360及380用于包括形成电压变压器、在IC芯片上的天线、和不同的滤波器等等各种各样的IC器件。
图4A和4B示出了本发明的再一个优选实施例，其中，利用多根穿过不同水平面间的材料的通路连线即440-1、440-2等，连接形成于IC芯片的不同水平面上的多个电感线圈即410、420和430，以构成纵向电感线圈400，从而形成电感电路400。如图4A和4B所示，在不同水平面上的每个电感线圈即410、420和430可以是不同形状和构造的线圈，以根据其应用来产生大小不同的感应磁场。根据应用和要求该电路产生的电感量的大小，决定用或不用HMSM作电感铁芯形成纵向电感线圈400。
因此，图4A和4B示出了在半导体芯片上制造集成电路(IC)电感电路400的本发明的再一个优选实施例。该IC电感电路400包括多个电感线圈，即线圈410、420和430，每一个皆形成于半导体芯片上分开的水平面上。电感电路400还包括多个通路连线，连线440-1和440-2，每一个皆穿过两个平面之间，以连接两个电感线圈，于是在半导体芯片上形成组合IC电感线圈。利用IC工艺，在半导体芯片中制造位于几个水平面上的电感线圈410、420、430和多根通路连线440-1、440-2。如图4A和4B所示的电感电路400是纵向电感线圈。同样，如图4C所示，也可以在水平方向形成电感电路，其中电感线圈即410’、420’、430’形成于几个垂直面中。每个线圈皆是通过利用穿过这些垂直面的通路连线连接不同垂直面中的几根导电线形成的。例如，用通路连线410-V-2连接水平导电线410-H-1与410-H-2，用通路连线410-V-1连接水平导电线410-H-2与410-H-3，用通路连线410-V-3连接水平导电线410-H-1与410-H-4，可形成垂直电感线圈410’。然后，利用水平导电线440-1’和440-2’，连接每根垂直电感线圈410’、420’和430’，来形成组合电感电路400’。与图4B的纵向电感电路400不同的是，该组合水平电感电路400’可以在两方向上较柔韧地延伸，而不受多层IC处理技术中经常遇到的问题的限制。
因此，本发明提供一种在IC芯片上的电感电路结构及其制造方法，能够克服已有技术中的问题。具体地，提出了一种集成电感电路及其制造方法，由于现在可以把电感电路的尺寸减小到可与近1微米或以下的VLSI或ULSI线宽相比，所以，可以把电感电路集成为IC器件。因此，可以用IC制造工艺使电感电路最小化，并能进行批量生产，因为利用了IC制造工艺，可以提高内含电感电路的电子器件的生产质量。而且，本发明还提供一种IC结构及其制造方法，把电感电路作为IC器件的一部分集成于IC器件，从而，由于IC技术所提供的较好设计和较高生产质量，可以提高内含电感电路的电子器件的如速度、控制精度或其它工作特性等性能指标。
尽管根据优选实施例对本发明作了说明，但应该明白，这些公开并不是用来限制本发明的。毫无疑问，在阅读了上述公开后，本领域的技术人员可以作出各种替换和改型。因此，它们皆在本发明所附权利要求书所说明的精神实质和范围内。
权利要求
1一种在半导体芯片上制造的集成电路(IC)电感电。电感线，利用在所述半导体芯片中穿过多层材料的多根通路连线，连接位于所述半导体芯片中所述多层上的多条导电线，形成该电感线，于是在所述半导体芯片中形成IC电感线圈；位于多层上的所述电感线和所述多根通路连线是用IC工艺制作在所述半导体芯片上的。
2如权利要求1所述的IC电感电路，还包括由高磁敏感材料(HMSM)构成的电感铁芯；及所述IC电感线圈在所述电感铁芯附近，以导通其中的电感电流，以便在所述电感铁芯中产生感应磁场。
3如权利要求2所述的集成电感电路，其特征在于由所述IC工艺制造的所述电感铁芯和所述IC电感线圈的线宽均为约1微米或以下。
4如权利要求1所述的集成电感电路，其特征在于位于所述电感铁芯附近的所述IC电感线圈是在所述电感铁芯的内部。
5如权利要求1所述的集成电感电路，其特征在于位于所述电感铁芯附近的所述IC电感线圈是在所述电感铁芯的外部。
6如权利要求4所述的集成电感电路，其特征在于位于所述电感铁芯内部的所述IC电感线圈包括位于所述电感铁芯内的中间层下表面上的多根下电感线，和位于所述中间层上表面上的多根上电感线；及所述多个通路连线还穿过所述中间层，以连接所述下电感线和所述上电感线，形成环绕所述中间层的电感线。
7如权利要求6所述的集成电感电路，其特征在于被所述电感线围绕的所述电感铁芯内的所述中间层是HMSM层。
8如权利要求6所述的集成电感电路，其特征在于被所述IC电感线圈围绕的所述电感铁芯和所述中间层皆由非导电HMSM构成。
9如权利要求7所述的集成电感电路，其特征在于被所述IC电感线圈围绕的所述电感铁芯和所述中间层皆由非导电HMSM构成；及所述电感铁芯和所述中间层皆与所述IC电感线圈绝缘。
10如权利要求5所述的集成电感电路，其特征在于位于所述电感铁芯外部的所述IC电感线圈包括位于形成所述电感铁芯的HMSM层的下表面上的多根下电感线，和位于所述HMSM层的上表面上的多根上电感线；及所述多根通路连线还穿过所述HMSM层，用以连接所述下电感线和所述上电感线，以形成所述IC电感线圈，它环绕形成所述电感铁芯的所述HMSM层。
11如权利要求10所述的集成电感电路，其特征在于被所述IC电感线圈环绕的所述电感铁芯由非导电HMSM构成。
12如权利要求10所述的集成电感电路，其特征在于被所述IC电感线圈环绕的所述电感铁芯由导电HMSM构成；及所述电感铁芯与所述IC电感线圈绝缘。
13如权利要求12所述的集成电感电路，其特征在于所述电感铁芯还包括位于所述上和下表面上的绝缘层，用于使所述铁芯与所述下电感线和上电感线绝缘。
14一种在半导体芯片上制造的集成电路(IC)电感电路，包括由高磁敏感材料(HMSM)构成的电感铁芯；位于所述电感铁芯内的至少一个IC电感线圈，用于导通其中的电感电流，以在所述电感铁芯内产生感应磁场；所述IC电感线圈还包括位于所述电感铁芯内的中间层的下表面上的多根下电感线，和位于所述中间层的上表面上的多根上电感线；所述IC电感线圈还包括多根通路连线，该连线穿过所述中间层用以连接所述下电感线和所述上电感线，形成环绕所述中间层的所述电感线；所述电感铁芯、所述电感铁芯内的中间层被所述IC电感线圈环绕，这样设置IC电感线圈是为了防止电流在所述电感铁芯和所述中间层中传输；及由IC工艺在所述IC芯片上制作的所述电感铁芯和所述IC电感线圈都有约1微米或以下的线宽。
15一种在半导体芯片上制造的集成电路(IC)电感电路，包括由高磁敏感材料(HMSM)构成的电感铁芯；位于所述电感铁芯外的至少一个IC电感线圈，用于导通其中的电感电流，以在所述电感铁芯内产生感应磁场；所述IC电感线圈还包括位于形成所述电感铁芯的HMSM层的下表面上的多根下电感线，和位于所述HMSM层的上表面上的多根上电感线；所述IC电感线圈还包括多根通路连线，该连线穿过HMSM层，用于连接所述下电感线和上电感线，形成所述IC电感线圈，使之环绕形成所述电感铁芯的所述HMSM层；所述电感铁芯被所述IC电感线圈环绕，这样设置IC电感线圈是为了防止电流在所述电感铁芯中传输；及由IC工艺在所述IC芯片上制作的所述电感铁芯和所述IC电感线圈都有约1微米或以下的线宽。
16如权利要求15所述的集成电感电路，其特征在于所述电感铁芯由导电HMSM构成，且还包括位于所述上和下表面上的绝缘层，用于使所述铁芯与所述下电感线和所述上电感线绝缘。
17如权利要求1所述的集成电感电路，其特征在于所述电感线圈还与内部电路和位于所述半导体芯片上的键合焊盘连接，用以保护所述内部电路不受静电放电(ESD)或过电应力(EOS)的损害。
18一种在半导体芯片上制造的集成电路(IC)电感电路，包括每个皆形成于所述半导体芯片中分开的水平面上的多个电感线圈；每根皆穿过所述水平面间的材料的多根通路连线，用于连接所述两个电感线圈，于是在半导体芯片中形成组合IC电感线圈；及位于各水平面上的所述电感线圈和所述多根通孔连线皆是由IC工艺制作于所述半导体芯片中。
19一种用IC制造工艺在衬底上制造集成电感电路的方法，包括下列步骤(a)在所述衬底上形成三层结构，并使该三层结构构图，三层结构包括多根下电感线、多根上电感线和由高磁敏感材料(HMSM)构成的电感铁芯，所述电感铁芯形成于所述上电感线和下电感线之间并与之绝缘；及(b)穿过所述电感铁芯形成多个连接装置，用以连接每根所述上电感线与相应的下电感线，形成组合电感线圈，使之环绕电感铁芯，以便导通其中的电感电流，从而在电感铁芯中产生感应磁场。
20如权利要求19所述的制造集成电感电路的方法，其特征在于形成三层结构和使三层结构构图的步骤(a)及形成连接装置的步骤(b)，皆利用IC制造工艺，因而可以制造线宽接近一微米或以下的所述集成电感电路。
21一种用IC制造工艺在衬底上制造集成电感电路的方法，包括下列步骤(a)在所述衬底上形成五层结构，并构图，该五层结构包括(i)由高磁敏感材料(HMSM)构成的下电感铁芯层，(ii)所述下HMSM层上的多根下电感线，(iii)在所述下电感线之上的中间层，(iv)在所述介质层上的多根上电感线，和(v)由高磁敏感材料(HMSM)构成的电感铁芯层，所述上和下电感铁芯层和所述中间层与所述上电感线和下电感线绝缘；及(b)穿过所述中间层形成多个连接装置，用以连接每根所述上电感线与相应的下电感线，在包含于所述上和下电感铁芯层的体积内形成组合IC电感线圈，以导通其中的电感电流，从而在电感铁芯层中产生感应磁场。
22如权利要求21所述的制造集成电感电路的方法，其特征在于形成所述五层结构和使五层结构构图的步骤(a)及形成所述连接装置的步骤(b)，皆利用IC制造工艺，因而可以制造线宽接近一微米或以下的所述集成电感电路。
23如权利要求20所述的制造集成电感电路的方法，其特征在于形成所述中间层的所述步骤(a)是利用高磁敏感材料(HMSM)形成所述中间层的步骤。
24如权利要求20所述的制造集成电感电路的方法，其特征在于形成所述上和下电感铁芯层和所述中间层的步骤(a)是利用由非导电高磁敏感材料构成的材料形成所述各层的步骤。
全文摘要
本发明公开了一种电感电路。该电感电路是在包括衬底层和介质层的半导体芯片上制作的。该电感电路包括被介质层包围的、由高磁敏感的材料(HMSM)构成的电感铁芯。包围电感铁芯的介质层又被导电线环绕,所说导电线包括下导电线、在穿过包围介质层的‘通路’中的导电线和上导电线。利用IC工艺使所说导电线构图。于是电感铁芯、包围电感铁芯的介质层、和环绕导电线构成电感电路,电感电路形成于包括衬底层和介质层的半导体芯片上。
文档编号H01L27/22GK1182964SQ9612164
公开日1998年5月27日 申请日期1996年11月15日 优先权日1996年11月15日
发明者凌沛清(音译) 申请人:凌沛清(音译)