专利名称：芯片上电感组件的制造方法
技术领域：
本发明涉及半导体组件制造技术，特别是涉及一种可降低寄生电容的芯片上电感组件的制造方法，系将电感组件形成于低介电常数或高导磁率的绝缘材质上方，藉以降低寄生电容效应和互感效应。
集成电路技术使得电子电路得以小型化，此电路的小型化不仅代表可将更多的组件整合于单一晶方上，更表示制造电路所需耗费的成本能更为降低。目今，许多数字(如内存或高阶处理器等)及模拟电路(诸如运算放大器等)，包含诸如双极性接面晶体管、场效晶体管、以及二极管等主动组件、或如电阻器与电容器等的被动组件，已然成功地以集成电路形式实现。
然而，诸如移动电话、无线电路、无线调制解调器等各类通讯设备的射频电路，尚无法全然以集成电路的形式实现，此中的困难即在于如何制造适于射频应用的电感组件。公知的电感组件不是品质因子(quality factor，下文以Q值简称)太低、耗损(loss)太大，不然就是需要采用诸如金(Au)等贵重金属做为材质。
美国专利第5,446,311号案提出无需采用贵重金属便可获致高Q值电感组件的技术，它是在覆于半导体基板表面的一绝缘层上叠加多层具有相同回旋形状的金属线，以建构得电感组件。此叠加的多层金属可降低串联电阻，藉以提高Q值，其集总等效电路即如
图1所示。图1中，Cd代表金属线间的寄生电容，L1为电感，Rs代表回旋形状金属线的串联电阻，C1和C2则代表基板与金属线间的寄生电容，若所采用的半导体基板为如硅的耗损材料(lossy material)，则R1和R2分别代表与C1和C2并联的寄生电阻，再者，由于半导体基板通常是接地，故以图1的R1、R2、C1、C2的一端接地。另外，L2代表因镜像电流互感效应存在于基板内的电感，而RSUB即为存在于基板的寄生电阻。
由于半导体技术通常是以氧化硅物(SiOx)做为绝缘材料，其具有的介电常数(dielectric constant或称为相对于真空的relativepermitivity)约介于3.9～4.5间的范围。因此，虽然第5,446,311号案藉由多层金属提升Q值，却因氧化硅物介电常数之故，限制了电感组件的自共振频率(self-resonant frequency)，因而局限电感组件在高频上的应用。
因此，美国专利第5,539,241号案便提出将回旋形状金属线下方的基板部份经蚀刻处理呈孔洞(pit)，使得回旋形状金属线仅由氧化层支撑悬于孔洞上方。由于此时填充于孔洞内者为空气，其介电常数约近于1，故可降低电感组件的寄生电容，而得具有2GHz以上的自共振频率。但是，第5,539,241号对基板施以部份蚀刻的处理，会使制作程序变得相当复杂，且难以在BiCMOS和CMOS标准制作程序中实施。
为了克服现有技术的不足，本发明的目的在于提供一种芯片上电感组件的制造方法，其中将电感组件制于低介电常数或高导磁率绝缘材质上方，该方法能降低芯片上电感组件寄生电容效应和互感效应，本发明的另一目的，在于提供一种芯片上电感组件的制造方法，它能够兼容于BiCMOS和CMOS标准工艺。以沉积、蚀刻、平坦化等步骤，降低芯片上电感组件的寄生电容效应和互感效应。
本发明可藉由提供一种可降低寄生电容的芯片上电感组件的制造方法来完成。根据本发明所提供的电感组件的制造方法，是于一半导体基板施行。首先，将半导体基板确定的成一沟槽后，形成一绝缘层填充于沟槽内，此绝缘层具有较氧化硅物低的介电常数、或具有较氧化硅物高的导磁率。然后，再将一回旋状导电线圈形成于绝缘层上方。
本发明是将电感组件制于低介电常数或高导磁率的绝缘材质上方，故可降低导电线圈与基板间的寄生电容效应和互感效应。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并结合附图，作详细说明如下
图4显示根据本发明另一较佳实施例的流程剖面图。符号说明20～半导体基板；21～光阻；22～沟槽；23、33～绝缘层；24～引线；25～第一层间介电层；26～通孔；27～金属栓；28～回旋状导电线圈；29～第二层间介电层；30～通孔；31～金属栓；以及，32～引线。
请参照图2A-2D，所示根据本发明一较佳实施例的流程剖面图，绘示出制程中几个较为关键的步骤。
首先，如第2A图所示，以光蚀刻法(photolithography)在一半导体基板20形成既定图案的光阻层21，露出欲形成沟槽22处的基板20表面。通常此半导体基板20为一硅基板，而在基板20上可形成有诸如双极性接面晶体管或场效应晶体管等的半导体组件(为求简明起见，并未绘示于第2A-2D内)。后续，以光阻层21做为遮蔽罩幕，施以干式或湿式蚀刻，确定基板20成一沟槽22。此蚀刻步骤可以是使用活性离子蚀刻法(RIE)或高密度等离子体蚀刻法(HDP)配合蚀刻混合气体如SF6与O2行的，呈一深度约为2～100μm的沟槽22，较佳的沟槽22深度约为2～50μm。
然后，如图2B所示，沉积低介电常数或高磁导率(permeability)的一绝缘层23覆于基板20整个表面，同时亦填充于沟槽22内。根据本发明，此绝缘层23具有较氧化硅低的介电常数、或具有较氧化硅高的磁导率。例如，绝缘层23可以是由硅与碳基的有机聚合物(诸如介电常数约1.7的AF4聚合物(parylene-F聚对乙甲苯)、亦或是具高导磁率的铁氧体陶瓷(ferrite ceramic)材料(诸如ZnO)等等。后续可施以诸如回蚀刻法(etch back)或化学机械研磨(CMP)处理，获致一平坦的表面，然后，对绝缘层23施以固化(curing)处理。
接着，沉积一导电层并经确定的图案成一引线24。此引线24最好是由铝-铜合金所组成，其下方并可选择性地加设诸如钛或氮化钛的一障碍层(barrier layer)，以防止铝刺穿入硅基板20，但图2C中并未分以另一独立层级做显示。而形成引线24的方法，例如可先藉由物理汽相沉积(PVD)得铝-铜合金层，再以光蚀刻法和非等向蚀刻法确定的出引线24的图案，此非等向蚀刻法譬如可于含有氯的反应物混合气体的一活性离子蚀刻机(RIE)或一高密度等离子体(HDP)蚀刻机内施行。
尔后，沉积一第一层间介电层25覆于整个表面，并经蚀刻确定通孔(via hole)26后，沉积一导电层并经定义图案以形成回旋状导电线圈28，即得如图2C所示的剖面结构，而图2C的俯视图即如图3所示。而回旋状导电线圈28可以是以物理汽相沉积法而得的铝铜合金，可直接填充于通孔26内，经此与引线27成电性接触；另外，也可以如图2C所示，以钨的金属栓27在回旋状导电线圈28形成前填充于通孔26内。
上述形成引线24和层间介电层25是属选择性步骤，也可依据布局所需予以省却。
接着，沉积一第二层间介电层29(譬如是以等离子体辅助化学沉积法所得的氧化硅所构成)覆于整个表面，并经蚀刻定义通孔30后，沉积一导电层并经确定的图案以形成引线32，即得如图2D所示的剖面结构。而引线32可以是以物理汽相沉积法而得的铝或铝铜合金，可直接填充于通孔30内，经此与回旋状导电线圈28的另一端成电性接触；另外，也可以如图2D所示，经由钨所构成的一金属栓31，与回旋状导电线圈28的另一端成电性连接。
由于回旋状导电线圈28位于具有低介电常数或高磁导率的绝缘层23上方，故可降低基板与金属层间的寄生电容C1和C2，提高电感组件的自共振频率；再者，根据本发明的方法是蚀刻基板成深沟槽22，可增加回旋状导电线圈28与基板20的间距，降低互感效应的影响。
请参照图4，所示为根据本发明另一较佳实施例的流程剖面图。是在完成图2C所示的步骤后，至少形成另一绝缘层33于回旋状导电线圈28的间隙内。此绝缘层33譬如是与绝缘层23相同的材质所构成，其具有较氧化硅低的介电常数、或具有较氧化硅高的磁导率。例如，绝缘层33可以是由硅与碳基的有机聚合物(诸如介电常数约1.7的AF4聚合物(parylene-F))，藉以降低回旋状导电线圈28的寄生电容Cd；或是绝缘层33可以是由具高导磁率的铁氧体陶瓷(ferrite ceramic)材料(诸如ZnO)，增加电感值L1。
然后，沉积第二层间介电层29覆于整个表面，并经蚀刻确定的通孔30后，沉积导电层并经确定的图案以形成引线32，即如图3所示的剖面结构。而引线32可以是以物理汽相沉积法而得的铝或铝铜合金，可直接填充于通孔30内，经此与回旋状导电线圈28的另一端成电性接触；另外，也可以如图3所示，经由相对应的金属栓31与回旋状导电线圈28的另一端成电性连接。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，诸如，本发明的上述回旋状导电线圈28也可多层(两层、三层、四层等等)堆栈的导电层实现，更能降低串联电阻Rs，提高电感组件的品质因子。故任何熟知本领域技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视后附的权利要求书并结合说明书与附图所界定为准。
权利要求
1.一种芯片上电感组件的制造方法，包括确定一半导体基板成一沟槽；形成一绝缘层于该沟槽内，该绝缘层具有较氧化硅物低的介电常数；以及形成一回旋状导电线圈于该绝缘层上方。
2.如权利要求1所述的芯片上电感组件的制造方法，其中，该绝缘层为硅与碳基的有机聚合物。
3.如权利要求2所述的芯片上电感组件的制造方法，其中，该绝缘层为AF4。
4.如权利要求1所述的芯片上电感组件的制造方法，其中，该沟槽具有约2～100μm的深度。
5.如权利要求1所述的芯片上电感组件的制造方法，尚包括形成另一绝缘层于该回旋状导电线圈间隙内。
6.如权利要求5所述的芯片上电感组件的制造方法，其中，该绝缘层为硅与碳基的有机聚合物。
7.如权利要求6所述的芯片上电感组件的制造方法，其中，该绝缘层为AF4。
8.一种芯片上电感组件的制造方法，包括确定一半导体基板成一沟槽；形成一绝缘层于该沟槽内，该绝缘层具有较氧化硅物高的导磁率；以及形成一回旋状导电线圈于该绝缘层上方。
9.如权利要求8所述的芯片上电感组件的制造方法，其中，该绝缘层系为铁氧体陶瓷。
10.如权利要求9所述的芯片上电感组件的制造方法，其中，该绝缘层为ZnO。
11.如权利要求8所述的芯片上电感组件的制造方法，其中，该沟槽具有约2～50μm的深度。
12.如权利要求8所述的芯片上电感组件的制造方法，尚包括形成另一绝缘层于该回旋状导电线圈间隙内。
13.如权利要求12所述的芯片上电感组件的制造方法，其中，该另一绝缘层为铁氧体陶瓷。
14.如权利要求13所述的该芯片上电感组件的制造方法，其中，该绝缘层为ZnO。
全文摘要
本发明涉及一种于半导体基板进行芯片电感组件的制造方法。首先,将半导体基板确定成一沟槽后,形成一绝缘层填充于沟槽内,此绝缘层具有较氧化硅物低的介电常数、或具有较氧化硅物高的导磁率。然后,再将一回旋状导电线圈形成于绝缘层上方。根据本发明,是将电感组件制于低介电常数或高导磁率的绝缘材质上方,故可降低导电线圈与基板间的寄生电容效应和互感效应。
文档编号H01L21/822GK1380690SQ01110470
公开日2002年11月20日 申请日期2001年4月11日 优先权日2001年4月11日
发明者陈伟梵 申请人:华邦电子股份有限公司