一种IO Pad的ESD静电防护结构的制作方法
【技术领域】
[0001] 本发明属于集成电路中ESD静电防护技术领域，具体地，涉及一种10Pad(输入输 出管脚）的ESD静电防护电路结构。
【背景技术】
[0002] 静电放电（ElectrostaticDischarge,ESD)是造成大多数的电子组件或电子系统 受到过度电性应力破坏的主要因素。这种破坏会导致半导体组件形成一种永久性的毁坏， 影响集成电路的电路功能。集成电路产品的电致失效中大约有30%?40%与ESD静电冲 击相关。随着CMOS工艺的不断发展，集成电路的特征尺寸逐渐减小，到亚微米和深亚微米 工艺时，器件的栅长、栅氧化层厚度、结深、外延层厚度都随之变小，使得内部电路更容易遭 受ESD冲击而失效，从而大大降低了集成电路产品的抗ESD能力。
[0003] 为了防止芯片因静电放电导致的失效，一般会设计相应的静电防护电路。现有芯 片中一般采用工艺厂商提供的10Pad静电防护结构，其中的ESD防护器件均是由特定设计 的ESDDevice器件构成，特定工艺流程、固定版图结构以及固定尺寸，在版图上占据面积较 大，是造成10Pad版图面积较大的主要原因之一，造成成本较高；同时非标准的M0S器件设 计不易于进行其他工艺的兼容设计，也不易于对ESD器件防静电能力的改进。
【发明内容】
[0004] 本发明的技术解决问题是：针对成本敏感的消费型集成电路设计，提供一种10 Pad的ESD静电防护结构。该结构采用非ESDDevice器件构成防护器件，在达到等同ESD 防护性能的同时，减小ESD防护器件面积，降低成本，还能兼容其他工艺设计以及便于为提 升防静电能力对ESD器件进行改进。
[0005] 为了实现上述发明的目的，本发明的技术解决方案包括：
[0006] -种10Pad的ESD静电防护结构，包括衬底、阱区、两个P型晶体管、第一N型晶 体管、第二N型晶体管、第三N型晶体管、第四N型晶体管、隔离电阻、第一PAD通道以及第 二PAD通道，其中，所述第一PAD通道与第二PAD通道彼此间隔、且彼此平行地地布置在所 述衬底上；所述阱区布置在所述第一PAD通道和第二PAD通道限定的区域之外；并且两个P 型晶体管沿着所述第一PAD通道延伸的方向并列地布置在所述阱区上；所述第一N型晶体 管和第四N型晶体管沿着两个PAD通道延伸的方向并列地布置在两个PAD通道限定的区域 内，并靠近于所述第一PAD通道；所述第二N型晶体管、第三N型晶体管、以及隔离电阻沿着 两个PAD通道延伸的方向并列地布置在两个PAD通道限定的区域内，并靠近于所述第二PAD 通道，并且所述第一N型晶体管与第二N型晶体管和第三N型晶体管之间通过所述第一N 型晶体管的栅端金属信号线间隔。
[0007] 进一步地，每个P型晶体管都包括并列布置的多个M0S管并联组，并且每一个M0S 管并联组包括呈手指状并联连接的多个P型M0S管单元；并且所述第一N型晶体管、第二N 型晶体管、第三N型晶体管以及第四N型晶体管各自也包括并列布置的多个M0S管并联组， 并且每一个MOS管并联组包括呈手指状并联连接的多个N型MOS管单元。
[0008] 进一步地，每个P型晶体管包括30?60个P型M0S管单元，每个P型M0S管单 元的宽度为1. 8?5. 4微米，长度为0. 4?0. 8微米；所述第一N型晶体管包括120?360 个N型M0S管单元，第二N型晶体管包括18?36个N型M0S管单元，所述第三N型晶体管 包括42?68个N型M0S管单元，第四N型晶体管包括6?12个N型M0S管单元，并且所 述第一N型晶体管、第二N型晶体管以及第三N型晶体管中的N型M0S管单元的宽度均为 1. 8?5. 4微米，长度为0. 4?0. 8微米，所述第四N型晶体管中的N型M0S管单元的宽度 均为1. 2?3. 6微米，长度为0. 35?0. 7微米。
[0009] 本发明与现有技术相比的有益效果是：
[0010] (1)本发明的电路结构采用非ESDDevice器件即可实现，与工艺厂商提供的10 Pad静电防护结构中的M0S器件相比，减少了工艺流程、降低了成本，能够适应各类工艺厂 商不同尺寸工艺，有利于推广设计及改进。
[0011] ⑵面积优势：工艺厂商提供的ioPad静电防护结构通常占据很大的面积，例如， SMICCMOS0? 18um工艺中 10Pad面积共约为 5250um*um，SMICCMOS0? 13um工艺中 10Pad 面积共约为4356um*um，在通过相同HBM标准测试情况下，本发明中ESD静电防护电路结构 的总面积约为1226um*um，面积优势明显。
[0012] (3)本发明的ESD防护电路结构流片已经通过2000V人体模型（humanbody mo de 1，HBM)标准测试。
【附图说明】
[0013] 图1是现有的电源PAD的ESD防护电路图；
[0014] 图2是现有的10PAD的ESD防护电路图；
[0015] 图3是图2所示的防护电路的整体版图布局平面示意图；
[0016] 图4是图3中的P型或N型晶体管中的M0S管并联组的版图示意图；
[0017] 图5中的a和b是两种相邻M0S管并联组中相邻的M0S管单元间源漏区信号连接 的不意图；
[0018] 图6是相邻M0S管并联组中相邻的M0S管单元源漏区不同信号连接工作示意图。
【具体实施方式】
[0019] 下面将结合附图和具体实施例对根据本发明的10Pad的ESD静电防护结构做进 一步详细的说明。
[0020] 如图1所示为现有的电源PAD的ESD防护电路图。该电路中ESD防护器件为N型M0S管MN1，作为电荷的释放通路，其源漏端分别连接到地和电源。由P型M0S管MP1?MP4、 MN2和电阻R1构成ESD侦测电路，其中，串联反比例M0S管MP1?MP3做电阻用，P型M0S 管MP4和丽2源漏区相接作电容用。当电源电压正常工作稳定不变时，P型M0S管MP4不 形成通路，P型M0S管MP1?MP3栅端低电位并导通，电源对N型M0S管丽2的栅极充电为 高电位，经过三级缓冲器（buffers)连接到N型M0S管丽1的栅端，且为低电位关闭ESD器 件（即，N型M0S管丽1)。当静电放电产生瞬间高电压时，ESD侦测电路给N型M0S管丽1 提供高电位，导通电源和地，构成电荷释放电路。
[0021] 如图2所示为现有的双向10 Pad ESD防护电路原理图，其采用典型的 GGMOS(Gate-Ground-MOS)电路结构。该电路包括第一和第二两个P型晶体管1和2、第一N 型晶体管3、第二N型晶体管4、第三N型晶体管5、第四N型晶体管7、隔离电阻6以及PAD 通道。第二N型晶体管4和第一P型晶体管1的栅端均连接至前级驱动电路的输出，二者 的漏端均连接至PAD通道，第一P型晶体管1的源端连接至电源，第二N型晶体管4的源端 接地。第二P型晶体管2和第三N型晶体管5的漏端均连接至PAD通道，第二P型晶体管 2的栅端和漏端均连接至电源，第三N型晶体管5的栅端和漏端均接地。第二P型晶体管2 和第三N型晶体管5构成GGNMOS ESD电路防护结构。隔离电阻6的一端连接至PAD通道， 另一端连接至第四N型晶体管7的漏端。第四N型晶体管7的栅端和源端均接地。泄放电 流通过隔离电阻6会提高GGM0S的漏端电压，达到GGM0S的触发电压开启，泻放电荷。第一 N型晶体管3的源漏端分别接电源和地，其栅端连接至图1中的缓冲器的输出端。
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