沟槽限定的外延生长器件层的制作方法
【技术领域】
[0001]本发明的实施例涉及半导体器件领域，更具体而言，涉及外延生长的器件层。
【背景技术】
[0002]可以通过多种减成工艺和加成工艺来制作晶体管和其他半导体器件。可以通过硅以外的半导体材料，例如，锗和II1-V族材料形成器件层，由此得到某些益处，例如，晶体管的沟道迀移率。在晶体硅衬底充当起始材料的情况下，可以采用外延生长技术以加法方式形成晶体管沟道区，从而将这样的非硅材料集成到硅衬底上，其通常被称为异质外延。这样的外延工艺是很复杂的，其至少部分原因在于硅种子表面与外延生长半导体之间的晶格失配以及热膨胀系数(CTE)失配。
[0003]基于硅的FET器件的先驱现在已经成为了采用非平面晶体管的商业化器件，所述非平面晶体管利用从衬底表面突出的硅材料体，并采用包覆所述硅体的两个、三个乃至所有侧面的栅极电极(即，双栅晶体管、三栅晶体管、纳米线晶体管)。在栅极电极的两侧将源极区和漏极区形成到所述体内，或者将其形成为耦合至所述体的再生长部分。这样的非平面设计相对于平面硅器件设计极大地改善了沟道控制和相关电性能(例如，短信道效应、降低的源极到漏极电阻等)。
[0004]将非硅材料集成到硅衬底上将是有利的，尤其是对于非平面晶体管设计而言，通过服从于这样的拓扑结构的器件层外延生长实施这样的集成将是有利的。但是，能够担当在硅衬底之上制造异质外延器件层的任务的技术和结构是未知的。例如，高度减法的工艺可能要求在硅衬底之上进行非硅薄膜的毯式生长，随后进行蚀刻，由此勾勒处形成晶体管的非硅非平面体。对于这样的技术而言，硅种衬底具有质朴的优点，但是从晶体缺陷的角度来看这样的大面积生长是很困难的，尤其是当在外延膜存在由热膨胀或晶格失配引发的显著应力的情况下。一种替代工艺可能要求仅在要设置非硅非平面体的具有有限衬底面积的区域内进行非硅膜的外延生长。尽管这样的技术可能不受大面积生长所特有的问题，但是出现了其他问题。例如，硅种子表面可能因衬底初步处理而受到损伤和/或发生变形，所述初步处理的目的在于划定发生外延生长的区域。在执行生长衬底(硅)表面的凹陷蚀刻的位置处，可能在种子表面中产生碗状或坑状，并接下来会损害外延生长。
【附图说明】
[0005]将通过举例方式而非限定方式对本发明的实施例予以说明，通过在联系附图考虑的同时参考下述【具体实施方式】将得到对本发明的实施例的更加充分的理解，其中:
[0006]图1示出了在根据本发明的实施例的外延生长器件层的方法中的选定操作的图解的流程图；
[0007]图2A-2G示出了根据本发明的实施例的随着图1所示的方法的操作的执行而在形成沟槽限定的外延器件叠置体的衬底之上的区域的截面；
[0008]图2H是说明根据CMOS实施例的互补沟槽限定的外延器件结构的等轴视图；
[0009]图3A示出了根据本发明的实施例的沿非平面晶体管的第一维度的截面，所述晶体管采用了通过图1所示的方法生长的器件层；
[0010]图3B示出了根据本发明的实施例的沿图3A所示的非平面晶体管的第二维度的截面；
[0011]图3C示出了根据本发明的实施例的沿采用通过图1所示的方法生长的器件层的平面晶体管的第一维度的截面；
[0012]图4示出了根据本发明的实施例的移动计算装置平台的等轴视图以及移动平台所采用的微电子器件的示意图；以及
[0013]图5示出了根据本发明的一种实施方式的计算装置的功能框图。
【具体实施方式】
[0014]将描述采用外延生长器件层的非平面晶体管及其形成方法。在下述说明中，将阐述很多细节，但是对于本领域技术人员而言显然可以在没有这些具体细节的情况下实践本发明。在一些情况下，以方框图的形式而非详细地示出了公知的方法和器件，以避免对本发明造成混淆。在整个本说明书中对“实施例”或者“在一个实施例中”的提及是指在本发明的至少一个实施例中包含联系所述实施例描述的具体特征、结构、功能或特性。因而，在本说明书从头到尾的各处出现的短语“在实施例中”未必全都是指本发明的同一实施例。此外，可以在一个或更多实施例中通过任何适当的方式结合所述特定特征、结构、功能或特点。例如，只要是在未指出第一和第二实施例相互排斥的地方，就可以使这两个实施例相结合。
[0015]可以在文中采用词语“耦合”和“连接”连同其派生词描述部件之间的结构关系。应当理解，这些术语并非意在彼此同义。更确切地说，在具体的实施例中，可以采用“连接”表示两个或更多元件相互直接物理接触或电接触。可以采用“耦合”表示两个或更多元件存在相互的直接或者间接(其间存在其他居间元件)物理或电接触，并且/或者两个或更多元件相互协作或交互(例如，就像在因果关系当中那样)。
[0016]文中采用的词语“在……之上”、“在……之下”、“在……之间”和“在……上”是指一个材料层或部件相对于其他层或部件的相对位置。因而，例如，设置在另一层之上(上方)或者之下(下方)的一个层可以与所述的另一层直接接触，或者可以具有一个或多个居间层。此外，设置在两个层之间的一个层可以与所述的两个层直接接触，或者可以具有一个或多个居间层。相形之下，位于第二层上的第一层则与所述第二层直接接触。类似地，除非另行明确指出，否则设置在两个相邻特征之间的一个特征可以与所述相邻特征直接接触，或者可以具有一个或多个居间特征。
[0017]图1示出了在根据本发明的实施例的器件层外延生长方法101中的选定操作的图解的流程图。图2A-2G示出了根据本发明的实施例的随着图1所示的方法的操作的执行而得到的衬底之上的区域的截面。交替参考图1和图2A-2G，以提供对制造技术以及显著的生成结构特征这两者的简洁扼要的说明。
[0018]方法101大体上是一种沟槽限定的选择性外延生长工艺，其中，半导体器件层的外延生长是在沟槽的局限之内进行的。这样的沟槽限定的生长能够提供高宽比陷获(ATR)的优点，由此能够通过在沟槽的侧壁上陷获穿入位错、堆垛层错、孪晶等而增强外延层的晶体质量，在沟槽侧壁上缺陷终止，从而使得上覆的各层可以更多地免于出现缺陷，而且在隔开的沟槽内生长的相邻器件层可以按照更加独立的或隔离的方式同时生长。划定若干这样的具有至少一个相对较小的尺寸(例如，2nm-100nm)以实现最佳ATR的沟槽可以使得异质外延工艺能够在种晶体与器件层中的外延生长晶体之间具有既定量的热失配和晶格失配的情况下具有较低的缺陷密度。
[0019]本发明人还发现，沟槽限定的外延膜的质量高度依赖于生长外延层的限定沟槽的特征(例如，沟槽侧壁角度、沟槽的拐角圆化和沟槽的底部凹坑)。与对生长衬底进行凹陷蚀刻之后在受到凹陷蚀刻的半导体种子表面上执行选择性外延的沟槽形成技术形成对照的是，已经发现方法101有利地提供了良好的沟槽高宽比和侧壁角度控制，同时还保持了原来的平面未受凹陷蚀刻的外延生长种子表面，从而获得更高质量的受到更好控制的外延器件层。
[0020]参考图1A，方法101开始于在操作103中接收生长衬底。一般而言，生长衬底可以由任何适于半导体器件制造的材料构成，因为文中描述的技术广泛适用于任何已知生长衬底，例如，所述生长衬底可以是但不限于硅、锗、硅锗、碳化硅、蓝宝石或II1-V族化合物半导体等。图2A对示范性生长衬底给出了进一步图示。在这一实施例中，所述生长衬底包括由(单晶)晶体硅(例如，(100)硅)构成的体衬底201。将一个或多个半导体的基底层205设置到体衬底201之上，例如，所述基底层可以是但不限于假同晶的、变质的或基本晶格匹配的缓冲层和/或过渡层，这是本领域已知的。本发明的实施例在基底层205的结构和/或构成方面不受限制。如图2A所示，无论生长衬底的确切结构怎样，都有存在于操作103(图1)中接收到的生长衬底上的外延种子表面225。例如，所述种子表面225可以是具有(100)晶体取向的晶体SiGe表面，等等。
[0021]继续方法101，在操作105中，在生长基板之上毯式沉积硬掩模膜。一般而言，硬掩模膜应当由这样的材料构成，即，能够从生长衬底上将其容易地去除而不会对生长衬底造成损坏(即，可通过相对于下层生长衬底材料具有高度选择性的工艺去除)，并且能够对其进行各向异性蚀刻，从而获得良好控制的侧壁角度、平滑度和CD控制。如文中别处进一步描述的，硬掩模膜的功能之一在于对下层半导体表面的将由其开始外延层生长的种子表面加以保护。硬掩模膜的另一功能在于最终界定将在其内进行外延生长的沟槽的侧壁角度。
[0022]在生长衬底表面包括除了娃以外的晶格构成(例如，SiGe合金)的一个实施例中，所述硬掩模膜包括多晶硅(P-Si)或非晶硅(a-Si)层。在另一实施例中，所述硬掩模膜包括氮化硅层。所述硬掩模膜的厚度(z高度)可以随着用以取得接下来要在硬掩模膜内形成的特征的预期高宽比(即厚度:横向临界尺寸)的技术而发生变化。用于形成硬掩模膜的沉积工艺可以是本领域已知的任何适于这些示范性材料或者任何其他适当的备选材料的工艺。图2B对示范性生长衬底给出了进一步图示。在这一实施例中，将硬