减低漏电的字线电荷保护电路的制作方法
【技术领域】
[0001]本发明大致相关于一种用于存储器装置中改善的字线电荷保护电路，以及用于制造该字线电荷保护电路的方法。
【背景技术】
[0002]快闪以及其他类型的电子存储器装置由各别存储并提供数据存取的存储器单元所构成。一种典型的存储器单元存储称做为位元的单一二进位信息片段，其具有两种可能状态的其中之一。该单元通常被组织为多重单元单位，例如包括八个单元的位元组，并且字组可能包括十六或是更多这样的单元，通常设置为八的倍数。数据的存储在这样的存储器装置结构是由写入至存储器单元的特定组来执行，有时称作为程式化该单元，其中，该数据可在之后于读取运算中取回。另外，程式化以及读取运算，在存储器装置中的群组单元可被抹除，其中，在该群组中的每一个单元被程式化至一已知状态。
[0003]个别的存储器单元典型上包括半导体结构，适于存储一位元的数据。举例来说，许多现有的存储器单元包括金氧半导体(MOS)装置，一二进位的信息片段可维持在其中。该抹除、程式化以及读取运算通常由施加适当的电压至该单元MOS装置的某端点上来执行。在抹除或程式化运算中，施加该电压以便引起电荷被移除或是存储在该存储器单元中。在读取运算中，施加适当的电压以引起电流流进该单元中，其中，这样的电流量表示存储在该单元中的数据的数值。该存储器装置包括适当的电路以感应将得到的单元电流，以为了判定其中所存储的数据，其在之后被提供至该装置的数据总线终端，用于存取在系统中该存储器装置所运用的至其他装置。
[0004]闪存为非易失性类型的存储器，可重写并在没有电源下维持其内容。现有的闪存在单元结构中构成，其中，单一位元的信息被存储在每一个闪存单元中。每一个闪存单元包括晶体管结构，其具有源极、漏极以及在衬底中的通道，或者还有堆迭的栅极结构覆盖在该通道上。该堆迭的栅极可包括栅极电介质层(有时称作为穿隧氧化层(tunnel oxide))形成在P型导电的表面上，举例来说，设置在该衬底中如本领域的技术人士一般所知。该堆迭的栅极也包括多晶硅浮动栅极覆盖在该穿隧氧化层上，并且多晶硅层间介电层(interpolydielectric layer)覆盖在该浮动栅极上。该多晶娃层间介电层通常为多层绝缘体，例如氧化物-氮化物-氧化物(oxide-nitride-oxide) (ONO)层，具有两氧化层中间夹着氮化层。最后，掺杂的多晶硅控制栅极覆盖在该多晶硅层间介电层上。
[0005]闪存单元组织为个别的可定址单位或群组，例如位元组或字组，其被存取透过位址解码电路以为了读取、程式化或抹除运算，其中，这样的运算可执行在特定的位元组或字组中的单元上。该存储器装置包括适当的解码以及群组选择电路，以定址这样的位元组或字组，还有电路以提供电压至正在运算的单元，以便达成所需的运算。该闪存单元，不论是单一位元或多重位元，可相互连接在各种不同的结构中。举例来说，单元可设置在NOR结构中，该单元的控制栅极个别连续的(in a row)连接至字线，以及该单元的漏极通过导电位元线(bitline)将特定的列(column)连接在一起，在这样的设置中，在阵列中的所有该快闪单元将它们的源极终端耦合至一同源终端，例如Vss或是接地。在运作中，在这样的NOR结构中的个别快闪单元，被定址通过该各自的位元线以及字线使用周边解码器以及控制电路，以程式化(写入)、读取、抹除或其他作用。
[0006]另一种单元结构被称为是虚拟接地架构，其中，该核心单元的控制栅极连续绑订至共同字线。典型的虚拟接地架构包括闪存核心单元对的行(row)，该闪存核心单元对具有一单元晶体管的漏极耦合至相关联的位元线以及至该邻近的核心单元晶体管的源极。选择个别的快闪单元通过该字线以及包围该相关联单元的一对位元线。通过施加电压至该控制栅极(例如，通过该共同字线)以及至耦合至该漏极的位元线，来读取一单元，而该源极通过另一位元线親合至接地(Vss)。虚拟接地因此通过选择性接地该位元线而形成，该位元线相关于被读取的该单元的源极。当该核心单元为双位元类型，上述的连接可使用来读取该单元的第一位元，反之，另一位元通过接地连接至该漏极的位元线以及通过其他的位元线施加电压至该源极终端，可同样地读取。
[0007]在制造闪存的例子中，某些制程步骤涉及带电等离子(electrically chargedplasma)的使用。举例来说，离子植入、等离子蚀刻、等离子增强沉积制程以及其他电荷制程运作可能伤害半导体晶圆，以及其中的闪存单元。在这类制程中的等离子包括带电粒子，其中的一些可能累积在该晶圆表面上，透过天线充电。举例来说，在后端的相互连接制程，层间介电(ILD)材料通常使用等离子增强化学气相沉积(PECVD)予以沉积，以及使用基于等离子的反应离子蚀刻(reactive 1n etching) (RIE)予以蚀刻。在闪存阵列中，该导电控制栅极结构通常形成为掺杂多晶硅的线，其沿着单元的行(row)设置，其运作如同字线以选择性存取其中所存储的数据的行。该多晶硅控制栅极或是字线运作如具有对于制程相关充电的天线，包括制程阶段涉及的等离子。如果未受保护，该字线结构累积电荷并且获得对于该晶圆衬底的电位，这可透过该堆迭的栅极或是电荷捕捉层予以释放，导致预程式化或伤害该单元。
[0008]甚至在该掺杂多晶硅字线以ILD材料覆盖之后，制程相关充电可能引起单元伤害。举例来说，在后端的相互连接(例如金属化)制程期间，一个或更多个图形化金属层形成覆盖并且介于ILD层之间，其中的一些连接至在该快闪阵列中的字线。这些金属字线路径结构本身可能直接曝露至后端制程，并且运作如电荷收集天线，其中，累积在所曝露的字线连接上的电荷可透过该闪存单元释放，再次导致伤害及/或减低效能。对于闪存装置的制造需要字线保护设备以及方法，以抑制制程相关充电的不利影响。这样的字线保护结构的一个例子完整解释在美国专利案第7，160，773号，在此引入其全部内容以作为参考。
[0009]通常测试闪存以判定是否有任何的字线遭受漏电流。准确地判定漏电流量是很重要的，因为这允许进行关于特定存储器单元或磁区是否为功能正常的判定。不准确的漏电流测量可能不是导致功能正常的存储器被拒绝，就是导致故障的存储器被通过。在某些情况下，其被判定为具有某些字线保护结构的先前技术的存储器导致了漏电流的不准确测量。因此，需要改善以提供存储器允许对于漏电流的准确测量。
【发明内容】
[0010]本发明的实施例包括制造在闪存装置中的字线结构的方法。根据该方法，形成多晶硅结构邻近于存储器核心区域。随后可掺杂该多晶硅结构于邻近该核心区域的第一区域中，以及邻近脊柱区域的第二区域中。一未掺杂区域留在介于该第一以及第二区域之间。根据各种实施例，该未掺杂区域具有第一末端与该第一区域接触，以及第二末端与该第二区域接触。根据本发明的方面，一传导层可形成在该多晶硅结构的顶端，使得该传导层并未接触该第一末端以及第二末端至少其中之一。根据各种实施例，该传导层可通过形成一掩膜覆盖在部分的该未掺杂区域上、设置该传导层在该多晶硅结构的未掩膜区域上、并在随后移除该掩膜而形成。
[0011]根据本发明的方面，提供一种半导体装置。该半导体装置包括核心区域、脊柱区域、多晶硅结构以及传导层。该多晶硅结构可形成邻近于该核心区域。此外，该多晶硅结构可包括第二掺杂区域邻近该脊柱区域，以及一未掺杂区域位于该第一以及第二掺杂区域。该未掺杂区域可具有第一末端与该第一掺杂区域接触，以及第二末端与该第二掺杂区域接触。一传导层可形成在该多晶硅结构的顶端，并且设置使得该传导层并未接触该第一末端以及第二末端的至少其中之一。
[0012]本发明的更进一步特征以及优点，以及该结构和本发明各种实施例的运作，在以下描述细节并参照所附的图式。请注意到，本发明并不限制在本文所描述的特定实施例。本文所示的这类实施例仅用于说明的目的。基于本文所包含的教示，额外的实施例对于本相关领域的技术人士将是显而易见的。
【附图说明】
[0013]现在将描述本发明的实施例